JP2007005621A - 高歪みｍｏｓトランジスタを含む半導体装置 - Google Patents
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Abstract
【課題】 高歪みＭＯＳトランジスタを含む半導体装置に関し、簡単な手段を採って、歪みＭＩＳトランジスタに於けるチャネルにストレスが効率良く集中できるように、また、寄生抵抗の増加がないようにする。
【解決手段】 サイドウォール４下端に形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチ９と、クサビ形状ノッチ９を埋めて尖鋭な先端で集中された応力をチャネルに与えるコンプレッシブストレス膜であるＣＣＥＳ膜７或いはテンサイルストレス膜であるＴＣＥＳ膜６とを備える。
【選択図】 図１
【解決手段】 サイドウォール４下端に形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチ９と、クサビ形状ノッチ９を埋めて尖鋭な先端で集中された応力をチャネルに与えるコンプレッシブストレス膜であるＣＣＥＳ膜７或いはテンサイルストレス膜であるＴＣＥＳ膜６とを備える。
【選択図】 図１
Description
本発明は、ＭＯＳ（或いはＭＩＳ）トランジスタ、例えばＣＭＯＳ構造に於けるｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタに於いて、そのチャネルに膜ストレスを利用した歪みを印加して駆動電流を増加させ、高速低消費電力動作を可能にした低コストの高歪みＭＯＳトランジスタを含む半導体装置に関する。
スケーリング則に従うＭＯＳトランジスタの微細化は限界に達しつつあるので、それ以外の手段で高速化に寄与しようとする研究が盛んであり、例えば、チャネルに歪みを導入することで、チャネル材料の物性を変えてキャリア移動度を向上させる研究が行われている。
前記従来の技術の一つとして、コンタクトエッチングストップ膜に依るストレスを印加する技術がある。即ち、
（１）
テンサイルコンタクトエッチングストップ膜に依るストレスを印加してｎ型ＭＯＳトランジスタの特性を向上させる。
（２）
コンプレッシブコンタクトエッチングストップ膜に依るストレスを印加してｐ型ＭＯＳ トランジスタの特性を向上させる。
（３）
前記（１）及び（２）の両方の技術を製造プロセスに組み込むことで、ＣＭＯＳ特性を向上させる。
（１）
テンサイルコンタクトエッチングストップ膜に依るストレスを印加してｎ型ＭＯＳトランジスタの特性を向上させる。
（２）
コンプレッシブコンタクトエッチングストップ膜に依るストレスを印加してｐ型ＭＯＳ トランジスタの特性を向上させる。
（３）
前記（１）及び（２）の両方の技術を製造プロセスに組み込むことで、ＣＭＯＳ特性を向上させる。
図２９は従来の技術を説明する為の歪みＭＯＳトランジスタの要部切断側面図であり、図の（Ａ）はｎ型ＭＯＳトランジスタを、（Ｂ）はｐ型ＭＯＳトランジスタをそれぞれ示している。尚、本明細書に於ける添付図面では左側にｎ型ＭＯＳトランジスタを、また、右側にｐ型ＭＯＳトランジスタを表してある。
図に於いて、１はＳｉ基板、２はゲート絶縁膜、３は多結晶Ｓｉからなるゲート電極、４はＳｉＯ2 膜（ゲート電極側）及びＳｉ3 Ｎ4 膜（表面側）からなるサイドウォール、５はＮｉＳｉからなるシリサイド膜、６はｎ型ＭＯＳトランジスタに於けるテンサイルストレスコンタクトエッチングストップ（ＴＣＥＳ）膜、７はｐ型ＭＯＳトランジスタに於けるコンプレッシブストレスコンタクトエッチングストップ（ＣＣＥＳ）膜、８はサイドウォールとＣＣＥＳ膜７との界面に生成された空隙をそれぞれ示している。
図示の構造をもつｎ型ＭＯＳトランジスタに於いては、ＴＣＥＳ膜６のテンサイルストレスでチャネルに歪みを印加するのであるが、伝達効率が悪いので、印加される歪みは小さい。そして、ｐ型ＭＯＳトランジスタに於いては、前記ｎ型ＭＯＳトランジスタに於ける問題に加え、ＣＣＥＳ膜７のコンプレッシブストレスを大きくすると、ＣＣＥＳ膜７がＳｉ基板１やサイドウォール４に対して伸びるため、サイドウォール４との界面に空隙８が生成されてストレス緩和が起こり、チャネルに十分なストレスを印加できない旨の問題が発生する。
ところで、本出願人に属する研究機関に於いても、前記コンタクトエッチングストップ膜に依るストレスを印加してチャネルに歪みを与えるＭＩＳトランジスタについて研究が行われていて、例えば、ソース領域及びドレイン領域を堀り下げ、サイドウォール下端の下に於けるゲート絶縁膜の近傍に窒化膜からなる引っ張り応力のコンタクトエッチングストップ膜を形成してチャネルにストレスを加えた半導体装置が試作されている。
然しながら、その試作半導体装置に於いて、サイドウォール下端の下に於ける堀り込みの形状が略矩形を成している為、ストレスは分散し、チャネルに歪みを効率良く集中させることができない。そして、前記したように、略矩形の堀り込みをサイドウォール下端の下、即ち、基板に形成してあることから、寄生抵抗は増加することになる。
本発明では、簡単な手段を採ることで、歪みＭＩＳトランジスタに於けるチャネルにストレスが効率良く集中されるように、そして、寄生抵抗の増加がないようにする。
本発明に依る高歪みＭＯＳトランジスタを含む半導体装置に於いては、サイドウォール下端に形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチと、前記クサビ形状ノッチを埋めて尖鋭な先端で集中された応力をチャネルに与えるコンプレッシブストレス膜或いはテンサイルストレス膜とを備えてなることを基本とする。
前記手段を採ることに依り、ストレス膜に於けるクサビ形状部分の頂点（先端）近傍にはストレスが集中し、ＭＯＳトランジスタのチャネルに効率良く歪みを発生させることができるので駆動電流は増大する。また、クサビ形状のノッチを形成してストレス膜を埋め込み成長したことで、ストレス膜の延びなどに依って発生する空隙に起因するストレスの緩和は抑制される。
前記した問題を解消するには、サイドウォール下部にクサビ形状ノッチ構造を形成し、そのノッチ構造にＴＣＥＳ膜或いはＣＣＥＳ膜を埋め込むことで、クサビ形状の先端、即ち、頂点の近傍に応力を集中させ、駆動電流増大に好ましい方向のストレスを強めることで、ＭＯＳトランジスタ特性を向上することができる。
図１は本発明に於ける実施の形態１を説明する為のｎ型ＭＯＳトランジスタ（Ａ）及びｐ型ＭＯＳトランジスタ（Ｂ）を表す要部切断側面図であり、図２９に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
図１から明らかなように実施の形態１では、サイドウォール４の下端にクサビ形状（逆テーパー状）ノッチ９が形成され、そのクサビ形状ノッチ９はＴＣＥＳ膜６の一部、或いは、ＣＣＥＳ膜７の一部で埋められている。
従って、ｎ型ＭＯＳトランジスタに於いては、ＴＣＥＳ膜６の引っ張り応力の作用でチャネルの水平方向には引っ張り応力を、そして、垂直方向には圧縮応力をそれぞれ少ない損失で効率良く印加することができる。
また、同様に、ｐ型ＭＯＳトランジスタに於いては、ＣＣＥＳ膜７の圧縮力の作用でチャネルの水平方向には圧縮応力を、そして、垂直方向には引っ張り応力をそれぞれ少ない損失で効率良く印加することができる。
図２は本発明に於ける実施の形態２を説明する為のｎ型ＭＯＳトランジスタ（Ａ）及びｐ型ＭＯＳトランジスタ（Ｂ）を表す要部切断側面図であり、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
実施の形態２に於いて、サイドウォール４の下端にクサビ形状ノッチ９が形成され、そのクサビ形状ノッチ９がＴＣＥＳ膜６の一部、或いは、ＣＣＥＳ膜７の一部で埋められてい点では実施の形態１と同様であるが、クサビ形状ノッチ９のＳｉ基板１側はテーパー面１０を成して入り込んでいる点で異なっている。
テーパー面１０を形成するには、サイドウォール４をエッチングしてクサビ形状ノッチ９を形成する際、オーバーエッチング量を適切に制御することで容易に実現することができ、そして、テーパー面１０を形成することで、Ｓｉ基板１に於けるチャネルの位置、従って、高さがストレスを集中させるのに好都合なものとなる。
図３は本発明に於ける実施の形態３を説明する為のｐ型ＭＯＳトランジスタを表す要部切断側面図であり、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
実施の形態３として開示する発明は、ｎ型ＭＯＳトランジスタにも共通に実施できるのであるが、便宜上、図はｐ型ＭＯＳトランジスタのみを表してある。実施の形態３では、サイドウォール４の下端に形成したクサビ形状ノッチ９をＣＣＥＳ膜７（又は、ＴＣＥＳ膜）で完全に埋め込むことなく、若干の空隙９Ａを残すことが特徴になっている。この構成にすることで、ゲート及びソース間、ゲート及びドレイン間の容量を低減することができるので、ＭＯＳトランジスタの高速動作化に有効である。
図４は本発明に於ける実施の形態４を説明する為のｐ型ＭＯＳトランジスタを表す要部切断側面図であり、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
実施の形態４として開示する発明もｎ型ＭＯＳトランジスタに共通に実施できるのであるが、便宜上、図はｐ型ＭＯＳトランジスタのみを表してある。実施の形態４では、サイドウォール４の下端に形成したクサビ形状ノッチ９を、実施の形態３と同様、ＣＣＥＳ膜７（又は、ＴＣＥＳ膜）で完全に埋め込むことなく、若干の空隙９Ａを残すのであるが、その空隙９Ａを可能な限り小さくしたことが特徴になっている。
図５は本発明に於ける実施の形態５を説明する為のＣＭＯＳ半導体装置を表す要部切断側面図であり、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとし、また、本明細書添付図面に於いて、ＣＭＯＳ半導体装置を表す図面では、紙面に向かって左側にｎ型ＭＯＳトランジスタを、そして、右側にｐ型ＭＯＳトランジスタを表してある。尚、図５に見られる記号１１は素子分離領域を示している。
実施の形態５であるＣＭＯＳ半導体装置を作製する場合、特殊な技法を必要とすることなく通常の技法を適用して容易に高性能のＣＭＯＳ半導体装置を実現することができる。即ち、サイドウォール４の形成後、ｎ型ＭＯＳトランジスタ側のソース領域及びドレイン領域の形成と、ｐ型ＭＯＳトランジスタ側のソース領域並びにドレイン領域の形成とを行い、ｎ型及びｐ型の各ＭＯＳトランジスタに於けるサイドウォール４の下端にクサビ形状ノッチ９を形成し、シリサイド工程を実施してからＣＣＥＳ膜７を形成し、リソグラフィ技術を適用することに依って、ｎ型ＭＯＳトランジスタ領域に於けるＣＣＥＳ膜７をＴＣＥＳ膜６に交換すれば良い。
図６は本発明に於ける実施の形態６を説明する為のＣＭＯＳ半導体装置を表す要部切断側面図であり、図１及び図５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
実施の形態６であるＣＭＯＳ半導体装置を作製する場合、サイドウォール４の下端に形成するクサビ形状ノッチ９はｐ型ＭＯＳトランジスタのみに形成し、シリサイド工程を実施してからＣＣＥＳ膜７を形成し、リソグラフィ技術を適用することに依って、ｎ型ＭＯＳトランジスタ領域のＣＣＥＳ膜７をＴＣＥＳ膜６に交換する。
実施の形態６に依れば、ｎ型ＭＯＳトランジスタにはクサビ形状ノッチ９を形成しないことから、ｎ型ＭＯＳトランジスタの形成プロセスに於ける製造歩留り低下の因子が僅かであるが少なくなる。
図７は本発明に於ける実施の形態７を説明する為のＣＭＯＳ半導体装置を表す要部切断側面図であり、図１及び図５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
実施の形態７であるＣＭＯＳ半導体装置を作製する場合、サイドウォール４の形成後、ｎ型ＭＯＳトランジスタ側のソース領域及びドレイン領域の形成、ｐ型ＭＯＳトランジスタ側のソース領域及びドレイン領域の形成を行い、ｎ型及びｐ型の各ＭＯＳトランジスタに於けるサイドウォール４の下端にクサビ形状ノッチ９を形成し、シリサイド工程を実施してからＣＣＥＳ膜７を形成し、エッチングを行ってｐ型ＭＯＳトランジスタ側のクサビ状ノッチ９を埋めたＣＣＥＳ膜７のみを残して他を除去し、全面にＴＣＥＳ膜６を形成する。尚、この場合、ＣＣＥＳ膜７のエッチングには、異方性エッチング法を適用することが好ましい。
実施の形態７に依れば、実施の形態５や実施の形態６に見られるようなＴＣＥＳ膜６とＣＣＥＳ膜７との接合部分に発生する盛り上がりは無くなるので、例えば高集積のＣＭＯＳ半導体装置を作製する際、リソグラフィ工程に於ける露光マスク位置合わせを精密且つ容易に実施することができる。
図８は本発明に於ける実施の形態８を説明する為のＣＭＯＳ半導体装置を表す要部切断側面図であり、図１及び図５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
実施の形態８であるＣＭＯＳ半導体装置を作製する場合、サイドウォール４の下端に形成するクサビ形状ノッチ９はｐ型ＭＯＳトランジスタのみに形成し、シリサイド工程を実施してからＣＣＥＳ膜７を形成し、エッチングを行ってｐ型ＭＯＳトランジスタ側のクサビ状ノッチ９を埋めたＣＣＥＳ膜７のみを残して他を除去し、全面にＴＣＥＳ膜６を形成する。
実施の形態８も実施の形態７と同様、実施の形態５や実施の形態６に見られるようなＴＣＥＳ膜６とＣＣＥＳ膜７との接合部分に発生する盛り上がりは無くなるので、高集積のＣＭＯＳ半導体装置を作製する場合に有利である。
以下、本発明に依る高歪みＭＯＳトランジスタを製造する工程例を幾つか採り上げて具体的に説明する。
製造工程例１（ｐ型ＭＯＳトランジスタの場合）
図９参照
（１）
素子分離形成工程終了後、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、Ｓｉ基板１上にＳｉＯＮ膜及び多結晶Ｓｉ膜を積層形成し、次いで、多結晶Ｓｉ膜及びＳｉＯＮ膜をゲートパターンにパターニングしてゲート電極３及びゲート絶縁膜２とする。
図９参照
（１）
素子分離形成工程終了後、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、Ｓｉ基板１上にＳｉＯＮ膜及び多結晶Ｓｉ膜を積層形成し、次いで、多結晶Ｓｉ膜及びＳｉＯＮ膜をゲートパターンにパターニングしてゲート電極３及びゲート絶縁膜２とする。
（２）
イオン注入法を適用することに依り、ゲート電極３をマスクとしてＳｉ基板１に不純物の打ち込みを行ってパンチスルーストップ層２１の形成、ソース及びドレインに於けるエクステンション領域２２の形成を行う。
イオン注入法を適用することに依り、ゲート電極３をマスクとしてＳｉ基板１に不純物の打ち込みを行ってパンチスルーストップ層２１の形成、ソース及びドレインに於けるエクステンション領域２２の形成を行う。
図１０参照
（３）
ＣＶＤ法を適用することに依り、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを順に積層形成し、各膜の異方性エッチングを行ってサイドウォール４を形成する。尚、ＳｉＯ2 膜は他の酸化膜に、また、Ｓｉ3 Ｎ4 膜は他の窒化膜に代替して良く、更に、酸窒化膜、例えばＳｉＯＮ膜であっても良い。
（３）
ＣＶＤ法を適用することに依り、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを順に積層形成し、各膜の異方性エッチングを行ってサイドウォール４を形成する。尚、ＳｉＯ2 膜は他の酸化膜に、また、Ｓｉ3 Ｎ4 膜は他の窒化膜に代替して良く、更に、酸窒化膜、例えばＳｉＯＮ膜であっても良い。
（４）
イオン注入法を適用することに依り、サイドウォール４をマスクとしてＳｉ基板１に不純物の打ち込みを行ってソース及びドレイン各領域２３を形成する。
イオン注入法を適用することに依り、サイドウォール４をマスクとしてＳｉ基板１に不純物の打ち込みを行ってソース及びドレイン各領域２３を形成する。
図１１参照
（５）
活性化アニールを行って注入イオンを活性化した後、スパッタリング法を適用することに依り、Ｎｉ膜を形成してから熱処理を行うことでＮｉＳｉからなるシリサイド膜５を形成する。
（５）
活性化アニールを行って注入イオンを活性化した後、スパッタリング法を適用することに依り、Ｎｉ膜を形成してから熱処理を行うことでＮｉＳｉからなるシリサイド膜５を形成する。
図１２参照
（６）
ケミカルエッチング法を適用することに依り、サイドウォール４の下端をエッチングしてクサビ形状ノッチ９を形成する。
（６）
ケミカルエッチング法を適用することに依り、サイドウォール４の下端をエッチングしてクサビ形状ノッチ９を形成する。
図１３参照
（７）
プラズマＣＶＤ法を適用することに依り、コンプレッシブストレスをもつＳｉＮからなるＣＣＥＳ膜７を形成する。この工程で、クサビ形状ノッチ９がＣＣＥＳ膜７で埋め込まれることは云うまでもない。
（７）
プラズマＣＶＤ法を適用することに依り、コンプレッシブストレスをもつＳｉＮからなるＣＣＥＳ膜７を形成する。この工程で、クサビ形状ノッチ９がＣＣＥＳ膜７で埋め込まれることは云うまでもない。
図１４参照
（８）
ＣＶＤ法を適用することに依ってＳｉＯ2 からなる層間絶縁膜２４を形成し、リソグラフィ技術を適用することに依って層間絶縁膜２４にコンタクトホールを形成し、そのコンタクトホールに導電材料を埋めて電極２５を形成する。
（８）
ＣＶＤ法を適用することに依ってＳｉＯ2 からなる層間絶縁膜２４を形成し、リソグラフィ技術を適用することに依って層間絶縁膜２４にコンタクトホールを形成し、そのコンタクトホールに導電材料を埋めて電極２５を形成する。
製造工程例２（ｐ型ＭＯＳトランジスタの場合）
図１５参照
（１）
素子分離形成工程終了後、Ｓｉ基板１上にＳｉＯＮ膜及び多結晶Ｓｉ膜を積層形成するまでの工程は工程例１と同じであるが、次に、多結晶Ｓｉ膜をゲート電極パターンにエッチングする際、オーバエッチング量を調節することに依って、Ｓｉ基板１の表面にテーパ面２６を形成する。
図１５参照
（１）
素子分離形成工程終了後、Ｓｉ基板１上にＳｉＯＮ膜及び多結晶Ｓｉ膜を積層形成するまでの工程は工程例１と同じであるが、次に、多結晶Ｓｉ膜をゲート電極パターンにエッチングする際、オーバエッチング量を調節することに依って、Ｓｉ基板１の表面にテーパ面２６を形成する。
（２）
イオン注入法を適用することに依り、ゲート電極３をマスクとしてＳｉ基板１に不純物の打ち込みを行ってパンチスルーストップ層２１の形成、ソース及びドレインに於けるエクステンション領域２２の形成を行う。
イオン注入法を適用することに依り、ゲート電極３をマスクとしてＳｉ基板１に不純物の打ち込みを行ってパンチスルーストップ層２１の形成、ソース及びドレインに於けるエクステンション領域２２の形成を行う。
図１６参照
（３）
ＣＶＤ法を適用することに依り、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを順に積層形成し、各膜の異方性エッチングを行ってサイドウォール４を形成する。尚、ＳｉＯ2 膜は他の酸化膜に、そして、Ｓｉ3 Ｎ4 膜は他の窒化膜に代替して良く、また、酸窒化膜、例えばＳｉＯＮ膜であっても良い。
（３）
ＣＶＤ法を適用することに依り、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを順に積層形成し、各膜の異方性エッチングを行ってサイドウォール４を形成する。尚、ＳｉＯ2 膜は他の酸化膜に、そして、Ｓｉ3 Ｎ4 膜は他の窒化膜に代替して良く、また、酸窒化膜、例えばＳｉＯＮ膜であっても良い。
（４）
イオン注入法を適用することに依り、サイドウォール４をマスクとしてＳｉ基板１に不純物の打ち込みを行ってソース及びドレイン各領域２３を形成する。
イオン注入法を適用することに依り、サイドウォール４をマスクとしてＳｉ基板１に不純物の打ち込みを行ってソース及びドレイン各領域２３を形成する。
図１７参照
（５）
活性化アニールを行って注入イオンを活性化した後、スパッタリング法を適用することに依り、Ｎｉ膜を形成してから熱処理を行うことでＮｉＳｉからなるシリサイド膜５を形成する。
（５）
活性化アニールを行って注入イオンを活性化した後、スパッタリング法を適用することに依り、Ｎｉ膜を形成してから熱処理を行うことでＮｉＳｉからなるシリサイド膜５を形成する。
図１８参照
（６）
ケミカルエッチング法を適用することに依り、サイドウォール４の下端をエッチングしてクサビ形状ノッチ９を形成する。
（６）
ケミカルエッチング法を適用することに依り、サイドウォール４の下端をエッチングしてクサビ形状ノッチ９を形成する。
図１９参照
（７）
プラズマＣＶＤ法を適用することに依り、コンプレッシブストレスをもつＳｉＮからなるＣＣＥＳ膜７を形成する。この工程で、クサビ形状ノッチ９がＣＣＥＳ膜７で埋め込まれることは云うまでもない。
（７）
プラズマＣＶＤ法を適用することに依り、コンプレッシブストレスをもつＳｉＮからなるＣＣＥＳ膜７を形成する。この工程で、クサビ形状ノッチ９がＣＣＥＳ膜７で埋め込まれることは云うまでもない。
図２０参照
ＣＶＤ法を適用することに依ってＳｉＯ2 からなる層間絶縁膜２４を形成し、リソグラフィ技術を適用することに依って層間絶縁膜２４にコンタクトホールを形成し、そのコンタクトホールに導電材料を埋めて電極２５を形成する。
ＣＶＤ法を適用することに依ってＳｉＯ2 からなる層間絶縁膜２４を形成し、リソグラフィ技術を適用することに依って層間絶縁膜２４にコンタクトホールを形成し、そのコンタクトホールに導電材料を埋めて電極２５を形成する。
製造工程例３（ＣＭＯＳ半導体装置の場合）
図２１参照
（１）
素子分離領域１１の形成後、ＳｉＯＮからなるゲート絶縁膜２、多結晶Ｓｉからなるゲート電極３を形成する。ゲート電極３を形成するには、多結晶Ｓｉ層及びＳｉＯＮ層をゲート電極パターンにエッチングするのであるが、そのエッチングを行うに際し、オーバーエッチング量を調節することで、Ｓｉ基板１の表面にテーパー面１０を形成する。
図２１参照
（１）
素子分離領域１１の形成後、ＳｉＯＮからなるゲート絶縁膜２、多結晶Ｓｉからなるゲート電極３を形成する。ゲート電極３を形成するには、多結晶Ｓｉ層及びＳｉＯＮ層をゲート電極パターンにエッチングするのであるが、そのエッチングを行うに際し、オーバーエッチング量を調節することで、Ｓｉ基板１の表面にテーパー面１０を形成する。
（２）
イオン注入法を適用することに依り、ゲート電極３をマスクとしてＳｉ基板１に不純物の打ち込みを行ってパンチスルーストップ層２１の形成、ソース及びドレインに於けるエクステンション領域２２の形成を行う。
イオン注入法を適用することに依り、ゲート電極３をマスクとしてＳｉ基板１に不純物の打ち込みを行ってパンチスルーストップ層２１の形成、ソース及びドレインに於けるエクステンション領域２２の形成を行う。
図２２参照
（３）
ＣＶＤ法を適用することに依り、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを順に積層形成し、各膜の異方性エッチングを行ってサイドウォール４を形成する。尚、ＳｉＯ2 膜は他の酸化膜に、そして、Ｓｉ3 Ｎ4 膜は他の窒化膜に代替して良く、また、酸窒化膜、例えばＳｉＯＮ膜であっても良い。
（３）
ＣＶＤ法を適用することに依り、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを順に積層形成し、各膜の異方性エッチングを行ってサイドウォール４を形成する。尚、ＳｉＯ2 膜は他の酸化膜に、そして、Ｓｉ3 Ｎ4 膜は他の窒化膜に代替して良く、また、酸窒化膜、例えばＳｉＯＮ膜であっても良い。
（４）
イオン注入法を適用することに依り、サイドウォール４をマスクとしてＳｉ基板１に不純物の打ち込みを行ってソース及びドレイン各領域２３を形成する。
イオン注入法を適用することに依り、サイドウォール４をマスクとしてＳｉ基板１に不純物の打ち込みを行ってソース及びドレイン各領域２３を形成する。
図２３参照
（５）
活性化アニールを行って注入イオンを活性化した後、スパッタリング法を適用することに依り、Ｎｉ膜を形成してから熱処理を行うことでＮｉＳｉからなるシリサイド膜５を形成する。
（５）
活性化アニールを行って注入イオンを活性化した後、スパッタリング法を適用することに依り、Ｎｉ膜を形成してから熱処理を行うことでＮｉＳｉからなるシリサイド膜５を形成する。
図２４参照
（６）
ケミカルエッチング法を適用することに依り、サイドウオール４の下端をエッチングしてクサビ形状ノッチ９を形成する。
（６）
ケミカルエッチング法を適用することに依り、サイドウオール４の下端をエッチングしてクサビ形状ノッチ９を形成する。
図２５参照
（７）
プラズマＣＶＤ法を適用することに依り、コンプレッシブストレスをもつＳｉＮからなるＣＣＥＳ膜７を形成する。この工程で、クサビ形状ノッチ９がＣＣＥＳ膜７で埋め込まれることは云うまでもない。
（７）
プラズマＣＶＤ法を適用することに依り、コンプレッシブストレスをもつＳｉＮからなるＣＣＥＳ膜７を形成する。この工程で、クサビ形状ノッチ９がＣＣＥＳ膜７で埋め込まれることは云うまでもない。
図２６参照
（８）
異方性ドライエッチング法を適用することに依り、ｐ型ＭＯＳトランジスタ側のクサビ形状ノッチ９を埋めたＣＣＥＳ膜７のみを残して他を除去する。
（８）
異方性ドライエッチング法を適用することに依り、ｐ型ＭＯＳトランジスタ側のクサビ形状ノッチ９を埋めたＣＣＥＳ膜７のみを残して他を除去する。
図２７参照
（９）
プラズマＣＶＤ法を適用することに依り、全面にテンサイルストレスをもつＳｉＮからなるＴＣＥＳ膜６を形成する。
（９）
プラズマＣＶＤ法を適用することに依り、全面にテンサイルストレスをもつＳｉＮからなるＴＣＥＳ膜６を形成する。
図２８参照
（１０）
ＣＶＤ法を適用することに依ってＳｉＯ2 からなる層間絶縁膜２４を形成し、リソグラフィ技術を適用することに依って層間絶縁膜２４にコンタクトホールを形成し、そのコンタクトホールに導電材料を埋めて電極２５を形成する。
（１０）
ＣＶＤ法を適用することに依ってＳｉＯ2 からなる層間絶縁膜２４を形成し、リソグラフィ技術を適用することに依って層間絶縁膜２４にコンタクトホールを形成し、そのコンタクトホールに導電材料を埋めて電極２５を形成する。
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
（付記１）
サイドウォール下端に形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチと、
前記クサビ形状ノッチを埋めて尖鋭な先端で集中された応力をチャネルに与えるコンプレッシブストレス膜或いはテンサイルストレス膜と
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。
サイドウォール下端に形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチと、
前記クサビ形状ノッチを埋めて尖鋭な先端で集中された応力をチャネルに与えるコンプレッシブストレス膜或いはテンサイルストレス膜と
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。
（付記２）
コンプレッシブストレス膜或いはテンサイルストレス膜がコンプレッシブコンタクトエッチングストップ膜或いはテンサイルコンタクトエッチングストップ膜であること
を特徴とする（付記１）記載の高歪みＭＯＳトランジスタを含む半導体装置。
コンプレッシブストレス膜或いはテンサイルストレス膜がコンプレッシブコンタクトエッチングストップ膜或いはテンサイルコンタクトエッチングストップ膜であること
を特徴とする（付記１）記載の高歪みＭＯＳトランジスタを含む半導体装置。
（付記３）
サイドウォール下地の基板表面がテーパー面を成すと共にゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチの一面を構成すること
を特徴とする（付記１）或いは（付記２）記載の高歪みＭＯＳトランジスタを含む半導体装置。
サイドウォール下地の基板表面がテーパー面を成すと共にゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチの一面を構成すること
を特徴とする（付記１）或いは（付記２）記載の高歪みＭＯＳトランジスタを含む半導体装置。
（付記４）
サイドウォール下端に形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチの角度が９０度を越えないこと
を特徴とする（付記１）乃至（付記３）の何れか１記載の高歪みＭＯＳトランジスタを含む半導体装置。
サイドウォール下端に形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチの角度が９０度を越えないこと
を特徴とする（付記１）乃至（付記３）の何れか１記載の高歪みＭＯＳトランジスタを含む半導体装置。
（付記５）
クサビ形状ノッチ内にコンプレッシブストレス膜或いはテンサイルストレス膜が密実に埋め込まれてなること
を特徴とする（付記１）乃至（付記４）の何れか１記載の高歪みＭＯＳトランジスタを含む半導体装置。
クサビ形状ノッチ内にコンプレッシブストレス膜或いはテンサイルストレス膜が密実に埋め込まれてなること
を特徴とする（付記１）乃至（付記４）の何れか１記載の高歪みＭＯＳトランジスタを含む半導体装置。
（付記６）
クサビ形状のノッチ内に於ける外側にコンプレッシブストレス膜或いはテンサイルストレス膜が埋め込まれ、且つ、内側に空所が生成されてなること
を特徴とする（付記１）乃至（付記４）の何れか１記載の高歪みＭＯＳトランジスタを含む半導体装置。
クサビ形状のノッチ内に於ける外側にコンプレッシブストレス膜或いはテンサイルストレス膜が埋め込まれ、且つ、内側に空所が生成されてなること
を特徴とする（付記１）乃至（付記４）の何れか１記載の高歪みＭＯＳトランジスタを含む半導体装置。
（付記７）
（付記１）或いは（付記２）記載の構造をもつｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタからなるＣＭＯＳ半導体装置であって、
ｎ型ＭＯＳトランジスタ上に形成されたテンサイルコンタクトエッチングストップ膜及びｐ型ＭＯＳトランジスタ上に形成されたコンプレッシブコンタクトエッチングストップ膜
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。
（付記１）或いは（付記２）記載の構造をもつｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタからなるＣＭＯＳ半導体装置であって、
ｎ型ＭＯＳトランジスタ上に形成されたテンサイルコンタクトエッチングストップ膜及びｐ型ＭＯＳトランジスタ上に形成されたコンプレッシブコンタクトエッチングストップ膜
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。
（付記８）
ＣＭＯＳ半導体装置を構成するｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタに於けるｐ型ＭＯＳトランジスタのみのサイドウォール下端とサイドウォール下地の基板表面とにかけて形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチと、
ｎ型ＭＯＳトランジスタ上に形成されたテンサイルコンタクトエッチングストップ膜及びｐ型ＭＯＳトランジスタ上に形成され一部が前記クサビ形状ノッチを埋めるコンプレッシブコンタクトエッチングストップ膜と
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。
ＣＭＯＳ半導体装置を構成するｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタに於けるｐ型ＭＯＳトランジスタのみのサイドウォール下端とサイドウォール下地の基板表面とにかけて形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチと、
ｎ型ＭＯＳトランジスタ上に形成されたテンサイルコンタクトエッチングストップ膜及びｐ型ＭＯＳトランジスタ上に形成され一部が前記クサビ形状ノッチを埋めるコンプレッシブコンタクトエッチングストップ膜と
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。
（付記９）
（付記１）或いは（付記２）記載の構造をもつｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタからなるＣＭＯＳ半導体装置であって、
ｐ型ＭＯＳトランジスタ側のクサビ形状ノッチのみを埋めるコンプレッシブストレス膜と、
ｎ型ＭＯＳトランジスタ上及びｐ型ＭＯＳトランジスタ上に形成されたテンサイルコンタクトエッチングストップ膜と
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。
（付記１）或いは（付記２）記載の構造をもつｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタからなるＣＭＯＳ半導体装置であって、
ｐ型ＭＯＳトランジスタ側のクサビ形状ノッチのみを埋めるコンプレッシブストレス膜と、
ｎ型ＭＯＳトランジスタ上及びｐ型ＭＯＳトランジスタ上に形成されたテンサイルコンタクトエッチングストップ膜と
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。
（付記１０）
ｐ型ＭＯＳトランジスタ側のクサビ形状ノッチのみを埋めるコンプレッシブストレス膜と、
ｎ型ＭＯＳトランジスタ上及びｐ型ＭＯＳトランジスタ上に形成されたテンサイルコンタクトエッチングストップ膜と
を備えてなることを特徴とする（付記８）記載の高歪みＭＯＳトランジスタを含む半導体装置。
ｐ型ＭＯＳトランジスタ側のクサビ形状ノッチのみを埋めるコンプレッシブストレス膜と、
ｎ型ＭＯＳトランジスタ上及びｐ型ＭＯＳトランジスタ上に形成されたテンサイルコンタクトエッチングストップ膜と
を備えてなることを特徴とする（付記８）記載の高歪みＭＯＳトランジスタを含む半導体装置。
１ Ｓｉ基板
２ ゲート絶縁膜
３ 多結晶Ｓｉからなるゲート電極
４ サイドウォール
５ ＮｉＳｉからなるシリサイド膜
６ テンサイルストレスコンタクトエッチングストップ（ＴＣＥＳ）膜
７ コンプレッシブストレスコンタクトエッチングストップ（ＣＣＥＳ）膜
８ サイドウォールとＣＣＥＳ膜７との界面に生成された空隙
９ クサビ形状ノッチ
９Ａ 空隙
１０ テーパー面
１１ 素子分離領域
２１ パンチスルーストップ層
２２ エクステンション領域
２３ ソース／ドレイン領域
２４ 層間絶縁膜
２５ 電極
２ ゲート絶縁膜
３ 多結晶Ｓｉからなるゲート電極
４ サイドウォール
５ ＮｉＳｉからなるシリサイド膜
６ テンサイルストレスコンタクトエッチングストップ（ＴＣＥＳ）膜
７ コンプレッシブストレスコンタクトエッチングストップ（ＣＣＥＳ）膜
８ サイドウォールとＣＣＥＳ膜７との界面に生成された空隙
９ クサビ形状ノッチ
９Ａ 空隙
１０ テーパー面
１１ 素子分離領域
２１ パンチスルーストップ層
２２ エクステンション領域
２３ ソース／ドレイン領域
２４ 層間絶縁膜
２５ 電極
Claims (5)
- サイドウォール下端に形成されてゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチと、
前記クサビ形状ノッチを埋めて尖鋭な先端で集中された応力をチャネルに与えるコンプレッシブストレス膜或いはテンサイルストレス膜と
を備えてなることを特徴とする高歪みＭＯＳトランジスタを含む半導体装置。 - コンプレッシブストレス膜或いはテンサイルストレス膜がコンプレッシブコンタクトエッチングストップ膜或いはテンサイルコンタクトエッチングストップ膜であること
を特徴とする請求項１記載の高歪みＭＯＳトランジスタを含む半導体装置。 - サイドウォール下地の基板表面がテーパー面を成すと共にゲートのエッジに近づくにつれて厚さ方向の幅が狭くなって尖鋭化するクサビ形状ノッチの一面を構成すること
を特徴とする請求項１又は請求項２記載の高歪みＭＯＳトランジスタを含む半導体装置。 - クサビ形状ノッチ内にコンプレッシブストレス膜或いはテンサイルストレス膜が密実に埋め込まれてなること
を特徴とする請求項１乃至請求項３の何れか１記載の高歪みＭＯＳトランジスタを含む半導体装置。 - クサビ形状のノッチ内に於ける外側にコンプレッシブストレス膜或いはテンサイルストレス膜が埋め込まれ、且つ、内側に空所が生成されてなること
を特徴とする請求項１乃至請求項４の何れか１記載の高歪みＭＯＳトランジスタを含む半導体装置。
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