TW201334184A - 半導體元件與其形成方法及ｐ型金氧半電晶體 - Google Patents

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Abstract

本發明提供之半導體元件系統、結構、及方法中，源極/汲極之矽鍺應力源材料可克服摻質向外擴散的問題。在一實施例中，半導體基板具有閘極結構，且源極區與汲極區之凹陷部份係形成於閘極結構的相反兩側上。摻雜的應力源可埋置源極區與汲極區的凹陷部份中，而未摻雜之應力源、輕摻雜之應力源、重摻雜之應力源、與蓋層的多層結構係以原位磊晶製程形成。在另一實施例中，摻雜的應力材料為摻雜硼的磊晶矽鍺。在另一實施例中，可形成額外的未摻雜應力材料層。

Description

半導體元件與其形成方法及P型金氧半電晶體
本發明係關於半導體元件，更特別關於形成於源極/汲極區之凹陷部份中的矽鍺層。
金氧半場效電晶體(MOSFET)的尺寸持續縮小，可持續改善積體電路中每一功能單位的速度、效能、密度、與成本。選擇性的施加應力至電晶體通道區，可進一步改善金氧半場效電晶體的效能。應力會改變半導體晶體的晶格，並影響半導體的能帶排列與電荷遷移性。藉由控制元件成品中應力的大小與分布，可增加元件的載子移動率並改善元件效能。
施加應力至電晶體通道區中的方法之一，為成長矽鍺合金的磊晶層於源極/汲極區中的凹陷中。然而上述方法的矽鍺磊晶層與矽基板之間的晶格不匹配，會在通道區中造成單軸壓縮應力。上述應力來自於矽鍺磊晶層的晶格常數大於下方矽基板之晶格常數。為提高互補式金氧半(CMOS)元件的載子移動率，n型通道金氧半(NMOS)元件與p型通道金氧半(PMOS)元件所需的應力型態不同。PMOS製程需施加壓縮應力至通道區。然而有利於PMOS元件之載子移動率的壓縮應力，對需要不同應力(比如拉伸應力)以增加其載子移動率NMOS元件不利。如此一來，CMOS製程需分別定位PMOS元件與NMOS元件。
高鍺含量的矽鍺磊晶層，可增加PMOS元件通道區的壓縮應力。硼掺雜原子可混合至矽鍺磊晶層中，以提供P型電晶體所需的半導體掺質，進而降低矽鍺源極/汲極區中的片電阻與接觸電阻。然而矽鍺磊晶層中的高濃度硼會向外擴散至電晶體通道區，並降低PMOS元件之短通道電晶體的臨界電壓(Vt)。臨界電壓下滑的現象稱作短通道效應(SCE)。在電晶體尺寸縮小的高階半導體製程中，對電晶體效能產生負面影響的短通道效應會更嚴重。
綜上所述，需控制矽鍺源極/汲極區中的硼濃度。當提供壓縮應力之源極/汲極區物理靠近通道區時，其硼原子將擴散至通道區中。通道區中不應存在的硼原子會對電晶體效能造成不利的影響。
本發明一實施例提供一種半導體元件，包括閘極結構位於半導體基板上；以及源極區與汲極區位於該閘極結構之相反兩側上，且源極區與汲極區各自具有凹陷部份於半導體基板中，其中凹陷部份填有多個應力源層，該些應力源層包括未掺雜的應力材料之第一層；輕掺雜的應力源材料之第二層位於第一層上；重掺雜的應力源材料層位於第二層上，且重掺雜的應力源材料層之掺雜原子濃度高於第二層之掺雜原子濃度；以及蓋層位於重掺雜的應力源材料層上，且蓋層之掺雜原子濃度高於重掺雜的應力源材料層之掺雜原子濃度。
本發明一實施例提供一種半導體元件的形成方法，包括提供基板，基板包括閘極結構與位於閘極結構上的虛置側壁；蝕刻閘極結構之相反兩側的基板以形成V形凹陷部份；以及形成應力源至V形凹陷部份中，包括形成未掺雜的應力材料之第一層；形成輕掺雜的應力源材料之第二層於第一層上；形成重掺雜的應力源材料層於第二層上，且重掺雜的應力源材料層之掺雜原子濃度高於第二層之掺雜原子濃度；以及形成蓋層於重掺雜的應力源材料層上，且蓋層之掺雜原子濃度高於重掺雜的應力源材料層之掺雜原子濃度。
本發明一實施例提供一種P型金氧半電晶體，包括閘極結構位於矽基板上；以及源極區之凹陷部份與汲極區之凹陷部份形成於閘極結構兩側上的矽基板中，其中源極區之凹陷部份與汲極區之凹陷部份填有多個矽鍺應力源層，包括未掺雜之矽鍺應力源材料的第一層；輕掺雜硼的矽鍺應力源材料的第二層位於第一層上；未掺雜的矽鍺應力源材料的第三層位於第二層上；一重掺雜硼的矽鍺應力源材料層位於該第三層上，且重掺雜硼的矽鍺應力源材料層的掺質原子濃度大於第二層的掺質原子濃度；以及掺雜硼的矽鍺應力源材料之蓋層位於重掺雜硼的矽鍺應力源材料層上，且蓋層之掺質原子濃度高於重掺雜的應力源材料層之掺質原子濃度。在另一實施例的P型金氧半電晶體中，位於源極區之凹陷部份與汲極區之凹陷部份的矽鍺應力源層，施加壓縮應力至閘極結構下的通道區。
下述內容將詳述如何製造及使用的實施例。可以理解的是，這些實施例提供之多種發明概念可用以實施於多種特定方式。下述的特定實施例僅用以舉例而非侷限本發明。
實施例僅用以舉例而非侷限本發明及申請專利範圍。本發明實施例包含的方法及裝置可形成新穎的矽鍺磊晶源極/汲極區，使其具有改良的效能、較低的接點漏電流、與較低的短通道效應。在此實施例中，需控制矽鍺源極/汲極區的磊晶製程中掺雜的硼或其他掺質原子。形成的多個矽鍺層具有不同的掺雜量。舉例來說，源極/汲極區的第一層為未掺雜的矽鍺層，第二層為輕掺雜的矽鍺層，第三層為重掺雜的矽鍺層，而蓋層具有非常高的掺雜量以降低表面的接觸電阻與片電阻，進而增加接點效能。在其他實施例中，額外的未掺雜矽鍺層可形成於上述層狀結構中，以進一步增加效能。藉由控制矽鍺磊晶製程中的掺質原子濃度，可減少甚至消除習知技藝之短通道效應與接點漏電流，並改善PMOS元件效能。
雖然實施例採用的特定方法(比如掺雜硼、磊晶、及埋置矽鍺應力源)係應用於PMOS電晶體之源極/汲極區，這些方法亦可應用於包含其他應力材料之其他半導體元件(比如掺雜銻或類似物之矽)。
第1圖係本發明一實施例之選定的結構剖視圖。電晶體10可為互補式金氧半元件中多個PMOS電晶體與NMOS電晶體中的PMOS電晶體。電晶體10具有閘極13與閘極介電層15於基板21上。源極區22與汲極區24位於閘極13與閘極介電層15組成之閘極結構的相反兩側上。源極區22/汲極區24包括凹陷部份23，以埋入硼掺雜應力材料的層狀結構25、27、29、與35及蓋層45。用以形成凹陷部份23中的層狀結構25、27、29、與35，可為磊晶矽鍺。通道區37之位置如第1圖所示。在矽組成的基板21之凹陷部份23形成矽鍺層，矽與矽鍺之間的晶格不匹配會造成通道區37具有單軸壓縮應力。通道區的壓縮應力會增加其載子移動率(電洞移動率)，並改善電晶體效能。相同半導體製程所製備的PMOS元件效能，會低於NMOS元件效能。此時增加PMOS場效電晶體元件的載子效率更加重要。CMOS電路(如反相器)之NMOS電晶體與PMOS電晶體較佳具有對稱效能。增加PMOS電晶體之載子移動率即增加PMOS電晶體效能，進而改善元件中的CMOS效能。
第2至4圖係本發明一實施例之製備電晶體的選定製程剖視圖。第2圖之電晶體10(比如第1圖之電晶體10)包含基板21，且基板21具有淺溝槽隔離(STI)區11。基板21可為掺雜或未掺雜之基體矽，或絕緣層上矽(SOI)基板之主動層。一般的絕緣層上矽基板，包含形成於絕緣層(未圖示)上的矽層。舉例來說，絕緣層可為氧化埋層或氧化矽層。絕緣層係形成於基板(比如矽基板或玻璃基板)上。其他適用的基板包含多層基板、組成漸變式基板、或混合晶向基板。
淺溝槽隔離結構11位於電晶體10的兩側。基板21上更包含閘極13與閘極介電層15。在閘極13與閘極介電層15下方為載子的通道區37。載子的通道區37可作為後續形成之源極區與汲極區(未圖示但見後述內容)之間的載子連接路徑。
閘極介電層15可包含但不限於厚度介於約6 至100 之間的氧化矽，更佳為厚度小於20 之氧化矽。在其他實施例中，閘極介電層15可包含介電常數大於約3.8(氧化矽之介電常數)之高介電常數材料，比如Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、La2O3、上述之鋁酸鹽、或上述之矽酸鹽。其他合適的高介電常數材料包括鉿為主材料，比如HfO2、HfSiOx、或HfAlOx。在較佳實施例中，閘極介電層15包含氧化矽，其形成方法可為氧化製程如濕式或乾式熱氧化法，其操作環境含有氧氣、水、一氧化氮、或上述之組合。閘極介電層15亦可為化學氣相沉積法(CVD)形成的氧化矽，且CVD之前驅物為四乙氧基矽烷(TEOS)與氧氣。
閘極13之組成為導電材料如鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕、上述之矽化物或上述之氮化物、掺雜的多晶矽、其他導電材料、或上述之組合。閘極13亦可為金屬置換閘極。在一實例中，沉積非晶矽後進行再結晶製程，以形成多晶矽。在較佳實施例中，閘極13為多晶矽，可為低壓化學氣相沉積法(LPCVD)沉積的掺雜或未掺雜多晶矽，其厚度介於約400 至約2500 之間，更佳為約1500 。
閘極介電層15與閘極13的圖案化方法可為習知的微影技術。一般而言，微影製程包含沉積光阻材料、以光罩曝光光阻材料、及顯影光阻材料。在圖案化光阻材料後，蝕刻移除不需要的部份閘極介電材料與閘極材料，以形成第1圖及第2圖所示之閘極介電層15與閘極13。在一實施例中，閘極材料為多晶矽，且閘極介電材料為氧化物。蝕刻製程可為乾式或濕式(非等向或等向)的蝕刻製程，較佳為非等向乾式蝕刻製程。
虛置側壁間隔物17與19可形成於閘極13及閘極介電層15的相反兩側上。虛置側壁間隔物17與19可為氮化矽(Si3N4)、或Si3N4以外的含氮層如SixNy、氮氧化矽(SiOxNy)、胺化矽(silicon oxime，SiOxNyHz)、或上述之組合。如第1及2圖所示，虛置側壁間隔物具有兩層結構以進行選擇性蝕刻及圖案化。在完成PFET電晶體前會先移除虛置側壁間隔物17與19，再形成主要電極間隔物(未圖示)於閘極13及閘極介電層15上。虛置側壁間隔物17與19係用以分隔凹陷(稍後埋入源極與汲極材料)與閘極結構。
虛置側壁間隔物17與19，可為採用矽烷與氨氣作為前驅氣體之化學氣相沉積法(CVD)所形成的Si3N4層，或其他間隔物材料。圖案化虛置側壁間隔物17與19的方法可為等向或非等向的蝕刻製程。在一實施例中，虛置側壁間隔物17與19的厚度介於約5nm至約50nm之間。在一實施例中，虛置側壁間隔物17為氧化物如SiO2，而虛置側壁間隔物19為氮化物如SiN或Si3N4。然而其他實施例中的虛置側壁間隔物可採用不同的排列方式。
第3圖沿續第2圖之電晶體10進行後續製程。進行蝕刻製程，以形成凹陷部份23於閘極13兩側上的源極區22與汲極區24。凹陷部份23的形成方法可為搭配化學品如氟、氯、或溴的電漿蝕刻。在此實施例中，凹陷部份具有V形側壁。舉例來說，先進行等向的乾式蝕刻，以形成U形的凹陷部份。接著進行溼式蝕刻，其非等向的蝕刻特性會形成V形側壁。在另一實施例中，可採用多種化學品濕式或乾式蝕刻凹陷部份23。凹陷部份23之深度可介於約20nm至100nm之間，較佳介於約45nm至90nm之間。
在此實施例中，凹陷部份23具有V形側壁，使部份源極汲極區中的矽鍺應力源，得以延伸靠近通道區。V形可更有效的施加壓縮應力至通道區中。
虛置側壁間隔物17與19有利於定義凹陷部份23的邊緣，且在形成凹陷部份23的蝕刻製程時可保護閘極13與閘極介電層15。由於習知的源極/汲極佈植製程以閘極13與閘極間隔物作為佈植遮罩，可在形成永久的閘極間隔物後再進行後續的源極/汲極佈植製程。
如第4圖所示，掺雜硼的磊晶矽鍺埋置應力源係位於凹陷部份23中，如層狀結構25、27、及29。下述內容將提及更多層狀結構。雖然矽鍺層的形成方法較佳為磊晶成長，但可採用其他方法形成矽鍺層於凹陷部份中。用以沉積埋置應力源層於源極區22與汲極區24中的磊晶製程，可為化學氣相沉積法、超高真空化學氣相沉積法(UHV-CVD)、或分子束磊晶法(MBE)。在此實施例中，位於源極區22與汲極區24中的矽鍺埋置應力源層(如層狀結構25、27、及29)，具有蓋層或其他層如下述。
可採用矽烷或二氯矽烷與蝕刻氣體(如鹽酸)進行選擇性磊晶製程，以形成矽鍺層。選擇性磊晶製程的製程溫度可小於約900℃，較佳介於約600℃至800℃之間。雖然實施例的應力源以矽鍺：硼為例，但可採用其他材料如矽：銻。在矽鍺磊晶製程中的硼源可為二硼烷(B2H6)氣體。在一實施例中，可採用磊晶成長以外的方法形成埋置應力源。在磊晶成長矽鍺埋置應力源如層狀結構25、27、及29時，可原位掺雜硼至上述層狀結構中。硼或其他掺質亦可藉由佈植方法完成。
在說明書中，用語「源極區」與「汲極區」指的是圖示標號22及24的區域。PMOS場效電晶體10的源極區(或汲極區)究竟是22或24，端視電晶體10完成後施加至這些區域的電位為何。以製程觀點來看，具有相同物理性質與採用相同製程製作的源極/汲極區通常被視作一體。如此一來，用語「源極區」與「汲極區」即圖示中22及24的區域。
在此實施例中以矽鍺磊晶製程，形成多個硼掺雜與未掺雜的矽鍺層(如第4圖所示之層狀結構25、27、及29)於凹陷部份23中的源極區22及汲極區24中。形成掺雜與未掺雜的矽鍺層為「原位」製程，不需中斷磊晶製程。在磊晶製程中控制掺質氣體的濃度，即可完成所謂的原位掺雜。在一實施例中，矽鍺的層狀結構25不具有硼掺雜。層狀結構25為形成於矽/矽鍺之界面的薄矽鍺層，位於凹陷部份23的邊緣。未掺雜硼的矽鍺層可穩定PFET元件的臨界電壓。舉例來說，層狀結構25之厚度可介於1nm至20nm之間。接著原位形成輕掺雜的層狀結構27，其硼原子濃度介於3×1018/cm3至1×1019/cm3之間。在磊晶成長矽鍺層時掺雜硼，即可形成掺雜的層狀結構27於未掺雜的層狀結構25上。
接著繼續原位磊晶成長層狀結構29。層狀結構29為另一未掺雜的矽鍺應力源層，且可視情況(非必要地)形成。在某些實施例中，可省略層狀結構29。然而厚度介於5nm至10nm之間的層狀結構29有利於改善短通道效應。
接著持續進行原位硼掺雜的磊晶成長矽鍺製程，直到形成第1圖所示之電晶體10。上述步驟將形成層狀結構35。層狀結構35為重掺雜的矽鍺層，其硼原子濃度介於6×1019/cm3至5×1020/cm3之間。層狀結構35可提供P型金氧半場效電晶體所需的掺質，且其硼原子可降低源極區與汲極區的片電阻。在一實施例的製程中，層狀結構35之厚度可介於40nm至60nm之間。最後，持續進行原位磊晶製程以形成蓋層45。蓋層45具有最高濃度的硼原子掺雜，介於8×1020/cm3至4×1021/cm3之間。蓋層可降低矽鍺層的片電阻，使連接至源極區與汲極區的接點具有最佳接點性質。在一實施例之製程中，蓋層45之厚度可介於15nm至25nm之間。
層狀結構25與27及視情況形成的層狀結構29可增加元件效能，特別是在源極區與汲極區具有V形側壁及硼掺雜的矽鍺應力源材料之情況下。以第1圖中未掺雜之底部層狀結構、重掺雜的層狀結構35、與蓋層45為例，凹陷部份23中的矽/矽鍺界面會發生接點漏電流。在另一實施例中，先以輕掺雜的矽鍺層狀結構作為底層，再形成層狀結構35與45。在此實施例中，接點漏電流的問題減少，但硼堆積(pileup)的問題增加。濕蝕刻製程會讓凹陷部份23具有粗糙表面。以輕掺雜的層狀結構作為底層，某些區域中的硼原子濃度會提高到預計硼原子濃度的數十倍。上述現象會導致短通道效應，且讓電晶體的臨界電壓降低約100mV。
本發明實施例提出改善上述問題的方法。未掺雜之層狀結構25、輕掺雜之層狀結構27、與重掺雜之矽鍺的層狀結構35、及蓋層45，可同時解決接點漏電流與短通道效應。雖然某些實施例不需額外的層狀結構29，但層狀結構29可進一步改善元件效能。第5圖為電晶體8之剖視圖，其源極區與汲極區的凹陷部份23其矽鍺應力源層與第1圖之電晶體10相同。電晶體8與10的差異在於省略第1圖中未掺雜之矽鍺的層狀結構29。不論是否具有層狀結構29，兩個實施例的元件效能均優於習知的元件效能。
第6圖為本發明一實施例中，製程步驟的方法流程圖。步驟51先提供具有閘極結構之基板。閘極結構可包含導電閘極與閘極介電層。閘極結構可更包含虛置側壁於其上。虛置側壁形成於閘極結構之側壁上，以作為間隔物。虛置側壁可幫助定義凹陷部份的邊緣。
步驟53圖案化虛置側壁。此圖案化步驟可定義形成於閘極結構下的凹陷部份，與閘極結構之間相隔的距離。之後移除虛置側壁，再形成主要電極側壁以隔開閘極結構與源極/汲極區之接點。
步驟55蝕刻閘極兩側之源極/汲極區的部份基板，以形成凹陷部份。蝕刻製程可讓凹陷部份具有V形側壁，且V形側壁會朝閘極下方的通道區延伸。蝕刻步驟可先進行乾蝕刻以形成U形凹陷，再進行濕蝕刻以形成具有V形側壁的凹陷。
步驟57以磊晶成長或其他類似方法，形成應力源材料於凹陷部份中。應力源較佳為原位硼掺雜的磊晶矽鍺結構。應力源材料為多層結構，第一層為形成於凹陷部份底部的薄層，且為未掺雜的應力源材料。第二層形成於第一層上，且為輕掺雜的應力源材料。接著形成重掺雜的應力源材料層於第二層上，且重掺雜的應力源材料層形成電晶體的源極區與汲極區。接著形成非常高掺雜的應力源材料作為蓋層，且蓋層位於重掺雜的應力源材料層上。視情況可形成另一未掺雜的應力源材料層於第二層及重掺雜的應力源材料層之間。
第7圖為本發明另一實施例中，製程步驟的方法流程圖。第7圖之步驟51、53、及55與第6圖之相同標號的步驟相同。步驟51先提供具有閘極結構之基板。閘極結構可包含導電閘極與閘極介電層。閘極結構可更包含虛置側壁於其上。步驟53圖案化虛置側壁，以定義源極/汲極區的凹陷部份與閘極結構相隔的距離。步驟55蝕刻閘極兩側之源極/汲極區的部份基板，以形成具有V形側壁的凹陷部份。
步驟59為磊晶成長步驟，以沉積矽鍺於凹陷部份中。在步驟59中，在磊晶成長不同層的矽鍺層時，原位掺雜不同量的硼至不同層的矽鍺層中。第一層為未掺雜的材料，形成於凹陷部份的底部及側壁上。第二層為輕掺雜的矽鍺層且形成於第一層上。在此實施例中，第三層為未掺雜的矽鍺層且形成於第二層上。第四層為重掺雜的矽鍺層且位於第三層上，而蓋層為非常高掺雜的矽鍺層且位於第四層上。上述第四層與蓋層形成PMOS場效電晶體之源極區與汲極區，以施加壓縮應力至通道區。
上述實施例可避免習知結構所造成的硼堆積，同時避免習知結構的接點漏電流問題。上述實施例可節省成本，且只需稍微調整現存製程而不需額外的微影步驟。
在一實施例中，半導體元件包括閘極結構位於半導體基板上；以及源極區與汲極區位於該閘極結構之相反兩側上，且源極區與汲極區各自具有凹陷部份於半導體基板中，其中凹陷部份填有多個應力源層，該些應力源層包括未掺雜的應力材料之第一層；輕掺雜的應力源材料之第二層位於第一層上；重掺雜的應力源材料層位於第二層上，且重掺雜的應力源材料層之掺雜原子濃度高於第二層之掺雜原子濃度；以及蓋層位於重掺雜的應力源材料層上，且蓋層之掺雜原子濃度高於重掺雜的應力源材料層之掺雜原子濃度。
在另一實施例中的半導體元件，更包括未掺雜的應力材料之第三層位於第二層與重掺雜的應力源材料層之間。在另一實施例中的半導體元件，掺雜原子包括硼。在另一實施例中的半導體元件，掺雜之應力源材料為掺雜硼的矽鍺。在另一實施例中的半導體元件，掺雜之應力源材料包括磊晶矽鍺。
在又一實施例中的半導體元件，源極區與汲極區之凹陷部份具有V形側壁。在又一實施例中的半導體元件，第一層之厚度介於1nm至20nm之間。在另一實施例中的半導體元件，第二層之掺質濃度介於3×1018/cm3至1×1019/cm3之間。在又一實施例中的半導體元件，重掺雜的應力源材料層之掺質濃度介於6×1019/cm3至5×1020/cm3之間。
在一實施例中半導體元件的形成方法，包括提供基板，基板包括閘極結構與位於閘極結構上的虛置側壁；蝕刻閘極結構之相反兩側的基板以形成V形凹陷部份；以及形成應力源至V形凹陷部份中，包括形成未掺雜的應力材料之第一層；形成輕掺雜的應力源材料之第二層於第一層上；形成重掺雜的應力源材料層於第二層上，且重掺雜的應力源材料層之掺雜原子濃度高於第二層之掺雜原子濃度；以及形成蓋層於重掺雜的應力源材料層上，且蓋層之掺雜原子濃度高於重掺雜的應力源材料層之掺雜原子濃度。
在又一實施例的上述方法中，更包括形成未掺雜之應力源材料層於第二層及重掺雜的應力源材料層之間。在又一實施例的上述方法中，應力源材料、重掺雜之應力源材料、及蓋層包括掺雜硼的矽鍺。在另一實施例的方法中，形成輕掺雜之應力源材料、重掺雜之應力源材料、及蓋層的步驟，為掺雜硼掺質氣體的原位矽鍺磊晶步驟。
在另一實施例中，P型金氧半電晶體，包括閘極結構位於矽基板上；以及源極區之凹陷部份與汲極區之凹陷部份形成於閘極結構兩側上的矽基板中，其中源極區之凹陷部份與汲極區之凹陷部份填有多個矽鍺應力源層，包括未掺雜之矽鍺應力源材料的第一層；輕掺雜硼的矽鍺應力源材料的第二層位於第一層上；未掺雜的矽鍺應力源材料的第三層位於第二層上；一重掺雜硼的矽鍺應力源材料層位於該第三層上，且重掺雜硼的矽鍺應力源材料層的掺質原子濃度大於第二層的掺質原子濃度；以及掺雜硼的矽鍺應力源材料之蓋層位於重掺雜硼的矽鍺應力源材料層上，且蓋層之掺質原子濃度高於重掺雜的應力源材料層之掺質原子濃度。在另一實施例的P型金氧半電晶體中，位於源極區之凹陷部份與汲極區之凹陷部份的矽鍺應力源層，施加壓縮應力至閘極結構下的通道區。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
8、10．．．電晶體
11．．．淺溝槽隔離區
13．．．閘極
15．．．閘極介電層
17、19．．．虛置側壁間隔物
21．．．基板
22．．．源極區
23．．．凹陷部份
24．．．汲極區
25、27、29、35．．．層狀結構
37．．．通道區
45．．．蓋層
51、53、55、57、59．．．步驟
第1圖係本發明一實施例之選定結構的剖視圖；
第2-4圖係本發明一實施例之形成電晶體的選定製程剖視圖；
第5圖係本發明另一實施例之選定結構的剖視圖；
第6圖係本發明一實施例之製程流程圖；以及
第7圖係本發明另一實施例之製程流程圖。
10．．．電晶體
11．．．淺溝槽隔離區
13．．．閘極
15．．．閘極介電層
17、19．．．虛置側壁間隔物
21．．．基板
22．．．源極區
23．．．凹陷部份
24．．．汲極區
25、27、29、35．．．層狀結構
37．．．通道區
45．．．蓋層

Claims (10)

  1. 一種半導體元件，包括：一閘極結構位於一半導體基板上；以及一源極區與一汲極區位於該閘極結構之相反兩側上，且該源極區與該汲極區各自具有一凹陷部份於該半導體基板中；其中該凹陷部份填有多個應力源層，該些應力源層包括一未掺雜的應力材料之第一層；一輕掺雜的應力源材料之第二層位於該第一層上；一重掺雜的應力源材料層位於該第二層上，且該重掺雜的應力源材料層之掺雜原子濃度高於該第二層之掺雜原子濃度；以及一蓋層位於該重掺雜的應力源材料層上，且該蓋層之掺雜原子濃度高於該重掺雜的應力源材料層之掺雜原子濃度。
  2. 如申請專利範圍第1項所述之半導體元件，更包括一未掺雜的應力材料之第三層位於該第二層與該重掺雜的應力源材料層之間。
  3. 如申請專利範圍第1項所述之半導體元件，其中該源極區與該汲極區之凹陷部份具有V形側壁。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第二層之掺質濃度介於3×1018/cm3至1×1019/cm3之間，且該重掺雜的應力源材料層之掺質濃度介於6×1019/cm3至5×1020/cm3之間。
  5. 一種半導體元件的形成方法，包括：提供一基板，該基板包括一閘極結構與位於該閘極結構上的一虛置側壁；蝕刻該閘極結構之相反兩側的該基板以形成一V形凹陷部份；以及形成一應力源至該V形凹陷部份中，包括形成一未掺雜的應力材料之第一層；形成一輕掺雜的應力源材料之第二層於該第一層上；形成一重掺雜的應力源材料層於該第二層上，且該重掺雜的應力源材料層之掺雜原子濃度高於該第二層之掺雜原子濃度；以及形成一蓋層於該重掺雜的應力源材料層上，且該蓋層之掺雜原子濃度高於該重掺雜的應力源材料層之掺雜原子濃度。
  6. 如申請專利範圍第5項所述之半導體元件的形成方法，更包括形成一未掺雜的應力材料之第三層，於該第二層與該重掺雜的應力源材料層之間。
  7. 如申請專利範圍第5項所述之半導體元件的形成方法，其中形成該第二層之步驟包括形成硼掺雜之矽鍺層，且硼原子的掺雜濃度介於3×1018/cm3至1×1019/cm3之間。
  8. 如申請專利範圍第5項所述之半導體元件的形成方法，其中形成該重掺雜的應力源材料層之步驟包括形成硼掺雜之矽鍺層，且硼原子的掺雜濃度介於6×1019/cm3至5×1020/cm3之間。
  9. 如申請專利範圍第5項所述之半導體元件的形成方法，其中形成該蓋層之步驟包括形成硼掺雜之矽鍺層，且硼原子的掺雜濃度介於8×1020/cm3至4×1021/cm3之間。
  10. 一種P型金氧半電晶體，包括：一閘極結構位於一矽基板上；以及一源極區之凹陷部份與一汲極區之凹陷部份形成於該閘極結構兩側上的該矽基板中；其中該源極區之凹陷部份與該汲極區之凹陷部份填有多個矽鍺應力源層，包括未掺雜之矽鍺應力源材料的一第一層；一輕掺雜硼的矽鍺應力源材料的一第二層位於該第一層上；一未掺雜的矽鍺應力源材料的一第三層位於該第二層上；一重掺雜硼的矽鍺應力源材料層位於該第三層上，且該重掺雜硼的矽鍺應力源材料層的掺質原子濃度大於該第二層的掺質原子濃度；以及一掺雜硼的矽鍺應力源材料之蓋層位於該重掺雜硼的矽鍺應力源材料層上，且該蓋層之掺質原子濃度高於該重掺雜的應力源材料層之掺質原子濃度。
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