KR20130092346A - 도핑된 ＳｉＧｅ 소스/드레인 스트레서 증착을 위한 방법 및 장치 - Google Patents

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Abstract

반도체 장치 시스템, 구조, 그리고 도펀트 삼출(out-diffusion)에 기인한 효과를 다루기 위해 SiGe 스트레서 물질을 사용한 소스/드레인의 제조 방법이 개시된다. 일 실시예에서, 게이트 구조를 갖는 반도체 기판이 제공되고, 소스 및 드레인을 위한 리세스가 게이트 구조의 반대쪽상에 형성된다. 도핑된 스트레서는 리세스된 소스 영역 및 드레인 영역 안에 삽입되고, 도핑되지 않은 복수의 스트레서층, 저농도 도핑된 스트레서, 고농도 도핑된 스트레서, 및 캡층이 현장(in-situ) 에피택샬 공정에서 형성된다. 다른 실시예에서, 도핑된 스트레서 물질은 붕소 도핑된 에피택샬 SiGe이다. 대안적인 실시예에서, 도핑되지 않은 스트레서 물질의 추가적인 층이 형성된다.

Description

도핑된 ＳｉＧｅ 소스/드레인 스트레서 증착을 위한 방법 및 장치{METHODS AND APPARATUS FOR DOPED SiGe SOURCE/DRAIN STRESSOR DEPOSITION}
본 발명은 도핑된 ＳｉＧｅ 소스/드레인 스트레서 증착을 위한 방법 및 장치에 대한 것이다.
금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: metal-oxide-semiconductor field-effect transistor)의 크기 감소는 집적회로의 속도, 성능, 밀도와 단위 기능 당 비용의 지속적인 향상을 가능케하여 왔다. MOSFET 성능을 더 향상시키기 위한 하나의 방식은 트랜지스터 채널 영역으로의 응력(stress)의 선택적 적용을 통해서이다. 응력은 반도체 결정 격자를 왜곡(즉, 변형)시키고, 이러한 왜곡은 반도체의 밴드 정렬과 전하 운반 특성에 영향을 끼친다. 완성된 장치 내의 응력의 강도 및 분배를 제어함으로써, 캐리어 이동도가 증가될 수 있고, 이러한 증가는 장치 성능을 향상시킨다.
트랜지스터 채널 영역 내에 응력을 도입시키는 하나의 접근법은 소스/드레인 영역의 리세스 내에서 SiGe의 에피택샬층을 성장시키는 동작을 포함한다. 이런 접근법에서, 에피택샬 SiGe와 실리콘 기판 사이의 격자 불일치는 채널 영역 내에 단축(uni-axial) 압축 응력을 발생시키기 위해 사용된다. 이런 현상은 SiGe 격자 상수가 하부 기판 격자 상수보다 크기 때문에 발생한다. 상보형 금속 산화막 반도체(CMOS: complementary metal-oxide-semiconductor) 제조시 직면하는 하나의 문제점은 N-채널 금속 산화막 반도체(NMOS: N-channel metal-oxide-semiconductor)와 P-채널 금속 산화막 반도체(PMOS) 장치는 증가된 캐리어 이동도를 달성하기 위해 상이한 유형의 응력을 요구한다는 것이다. PMOS 제조 방법은 압축 응력을 채널에 적용하는 동작을 포함할 수 있다. 하지만, PMOS 장치 내에서 캐리어 이동도에 유익한 동일 압축 응력은 캐리어 이동도를 증가시키도록 상이한 응력을 요구하는 MNOS 장치에 또한 유해하다. 그러므로, CMOS 제조 기술은 PMOS 장치와 NMOS 장치를 분리해서 취급할 수 있다.
에피택샬 실리콘 게르마늄(e-SiGe) 내의 높은 게르마늄 농도는 PMOS 장치 내의 채널 압축 응력을 효과적으로 증가시키기 위해 필요할 수 있다. 붕소 도펀트 원자는 P형 트랜지스터를 형성하도록 요구되는 반도체 도핑을 제공하고, 시트(sheet) 저항을 감소시켜서, SiGe 소스 드레인 영역들 내에서 접촉 저항을 향상시키기 위해 e-SiGe 내로 병합될 수 있다. 하지만, e-SiGe 내에서 붕소의 고농도 때문에, 붕소는 트랜지스터 채널 영역 안으로 삼출하는(out-diffuse) 경향이 있을 수 있다. PMOS 내의 붕소 삼출은 짧은 채널 트랜지스터 내에서 전압 문턱값(vt) 감소를 초래할 수 있다. vt 에서의 이러한 롤오프는 짧은 채널 효과(SCE: short channel effect)라고 지칭된다. SCE는 트랜지스터 크기가 진보된 반도체 공정에서 감소되므로 더욱 우세하며, 트랜지스터 성능에 부정적인 영향을 끼친다.
그러므로, SiGe 소스/드레인 영역 내에서 붕소의 제어가 필요하다. 필요한 압축 응력을 제공하도록 소스/드레인 영역이 채널 영역에 물리적으로 근접하게 형성되므로, 필요한 붕소 원자는 채널 영역 안으로 확산될 수 있다. 채널 영역 내의 원하지 않는 붕소의 존재는 트랜지스터 성능에 악영향을 끼친다.
본 발명은 반도체 기판상의 게이트 구조; 및 상기 게이트 구조의 반대쪽상에 상기 반도체 기판 내에 형성된 소스 영역 리세스 및 드레인 영역 리세스를 포함하고, 상기 소스 영역 리세스 및 상기 드레인 영역 리세스는 복수의 도핑된 스트레서층으로 채워지고, 상기 복수의 도핑된 스트레서층은 도핑되지 않은 스트레서 물질의 제1 층, 상기 제1 층 위에 도펀트 원자를 포함하는 저농도 도핑된 스트레서 물질의 제2 층, 상기 저농도 도핑된 제2 층보다 높은 도펀트 원자 농도를 갖는 스트레서 물질의 고농도 도핑된 층과, 상기 고농도 도핑된 층보다 높은 도펀트 원자 농도를 갖는 고농도 도핑된 층 위에 배치된 캡층을 포함하는 것인, 반도체 장치를 제공한다.
또한, 본 발명은 반도체 장치를 제조하는 방법을 제공하며, 이 방법은 더미 측벽을 구비한 게이트 구조를 포함하는 기판을 제공하는 단계 - 상기 더미 측벽은 상기 게이트 구조 위에 배치됨 -; 상기 게이트 구조의 반대쪽상에 V 형태의 리세스를 에칭하는 단계; 및 도핑된 스트레서를 상기 리세스 안으로 형성하는 단계를 포함하고, 상기 도핑된 스트레서를 형성하는 단계는 도핑되지 않은 스트레서 물질의 제1 층을 형성하는 단계, 상기 제1 층 위에 스트레서 물질의 저농도 도핑된 제2 층을 형성하는 단계, 상기 저농도 도핑된 제2 층보다 높은 도펀트 농도를 갖는 스트레서 물질의 고농도 도핑된 층을 상기 제2 층 위에 형성하는 단계와, 상기 고농도 도핑된 층보다 높은 도펀트 농도를 갖는 스트레서 물질의 상기 고농도 도핑된 층 상부에 도핑된 스트레서 물질의 캡층을 형성하는 단계를 포함한다.
또한, 본 발명은 실리콘 기판상의 게이트 구조; 및 상기 게이트 구조의 반대쪽상에 상기 실리콘 기판 내에 형성된 소스 영역 리세스 및 드레인 영역 리세스를 포함하고, 상기 소스 영역 리세스 및 상기 드레인 영역 리세스 각각은 복수의 붕소 도핑된 SiGe 스트레서층으로 채워지고, 상기 복수의 붕소 도핑된 SiGe 스트레서층은 도핑되지 않은 SiGe 스트레서 물질의 제1 층, 상기 제1 층 위에 저농도 붕소 도핑된 SiGe 스트레서 물질의 제2 층, 상기 제2 층 위에 도핑되지 않은 SiGe 스트레서 물질의 제3 층, 상기 저농도 도핑된 제2 층보다 높은 도펀트 원자 농도를 갖는 SiGe 스트레서 물질의 고농도 붕소 도핑된 층과, 상기 고농도 도핑된 층보다 높은 도펀트 원자의 농도를 갖는 상기 고농도 도핑된 층 위에 붕소 도핑된 SiGe 스트레서 물질의 캡층을 포함하는 것인, PMOS 트랜지스터를 제공한다.
예증적 실시예 및 그 이점의 보다 완전한 이해를 위해, 첨부된 도면과 결합되어 이하의 설명이 이제 주어진다.
도 1은 예증적 실시예의 선택된 특징부의 단면도를 묘사한다.
도 2 내지 도 4는 제1 실시예를 예증하는 선택된 공정 단계들의 단면도를 보여 준다.
도 5는 다른 예증적 실시예의 선택된 특징부를 단면도로 묘사한다.
도 6은 제1 예증적 실시예에 따른 공정 흐름을 보여 주고,
도 7은 제2 예증적 실시예에 따른 공정 흐름을 보여 준다.
상이한 도면들에 표기된 대응하는 참조번호들과 기호들은 만약 다르게 지정되지 않으면 대응 부분들을 일반적으로 지칭한다. 바람직한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 발명의 바람직한 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 예증적 실시예는 폭넓은 다양한 특정 상황에서 구현될 수 있는 다수의 적용가능한 발명 사상을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 본 발명을 제조하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 발명의 범위를 한정시키려는 것은 아니다.
본 명세서에 기재된 실시예는 예증적 예시이고, 본 발명 개시의 범위를 제한하지 않으며, 첨부된 청구항들의 범위를 제한하지 않는다. 이러한 본 발명 개시의 실시예는 향상된 성능, 감소된 접합 누설, 및 감소된 짧은 채널 효과를 갖는 진보적인 SiGe 에피택샬 소스/드레인 영역을 위한 방법 및 장치를 포함한다. 실시예에서, SiGe 소스 드레인 물질의 에피택시 동안 소스/드레인 영역을 도핑하기 위해 사용되는 붕소 또는 다른 도펀트 원자의 제어가 유지된다. 상이한 도핑 레벨을 갖는 복수의 SiGe층이 형성되고, 실시예는 향상된 접촉 성능을 위해 표면에서 접촉 저항 및 시트 저항을 감소시키도록, 도핑되지 않은 SiGe인 소스 드레인 영역 내의 제1 레벨과, 저농도로 도핑된 SiGe인 제2 레벨, 고농도로 도핑된 SiGe 레벨과, 매우 고농도로 도핑된 캡층을 포함한다. 다른 실시예에서, 도핑되지 않은 SiGe의 추가적인 층이 성능을 더 향상시키도록 층들 내에 형성된다. SiGe 에피택샬 공정 전체를 통해 도펀트 원자 농도를 제어함으로써, 종래 접근법에서 관찰되는 짧은 채널 효과 및 접합 누설 문제는 감소되거나 제거될 수 있고, 이런 실시예를 사용해서 제조된 PMOS 장치의 성능은 크게 향상된다.
비록 실시예가 특정 상황에서, 즉, PMOS 트랜지스터 내에서 소스/드레인 영역을 위해 붕소로 도핑되고, 에피택샬하게 성장한, SiGe가 삽입된(embedded) 스트레서의 예증적 예시에 대해 설명되지만, 본 방법은 예를 들면 Sb 등으로 도핑된 Si와 같은 다른 스트레서 물질을 포함하는 다른 반도체 장치에 또한 적용될 수 있다.
도 1은 예증적 실시예의 선택된 특징부들의 단면도를 묘사한다. 예를 들면, 많은 P 및 N MOS 트랜지스터를 통합하는 집적회로와 같은 CMOS 장치 내의 PMOS 트랜지스터일 수 있는 트랜지스터(10)는 기판(21)상에 게이트 전극(13)과 게이트 유전체(15)를 갖는 것으로 도시된다. 게이트 구조(13/15)의 반대쪽상에 소스(22)와 드레인(24)이 있다. 소스/드레인 영역(22/24)은 리세스된 부분(23)을 포함한다. 리세스된 부분(23)은 층들(25, 27, 29 35) 내에 붕소로 도핑된 스트레서 물질로 삽입되고, 캡층(37)에 의해 덮혀 있다. 리세스(23) 내에 층들(25, 27, 29, 및 35)을 형성하는 붕소 도핑된 스트레서 물질은 예를 들면 에피택샬 SiGe일 수 있다. 채널 영역(37)이 도시된다. 실리콘 기판(21) 내에 형성된 소스 드레인 리세스(23) 내의 SiGe의 사용은 SiGe와 기판 물질 사이의 격자 불일치에 기인해서 채널 영역(37) 내에 단축 압축 응력을 발생시킨다고 알려져 있다. 이러한 압축 응력은 캐리어 이동도(정공 이동도)를 증가시키고, 따라서, 트랜지스터 성능을 향상시킨다. 증가된 캐리어 이동도는 동일 반도체 공정에서 생성된 NMOS 장치보다 약간 낮은 성능을 갖는 경향이 있는 PMOS FET 장치를 위해 특히 중요하다. 인버터와 같은 CMOS 장치가 형성될 때, NMOS 및 PMOS 트랜지스터가 대략 대칭적인 성능 특성을 갖는 것이 바람직하다. 캐리어 이동도를 증가시킴으로써 PMOS 트랜지스터 성능을 향상시키는 것은 장치 내의 CMOS 성능을 향상시킨다.
이제 도 2 내지 도 5를 참조하면, 실시예 트랜지스터를 형성하기 위한 방법의 제1 실시예를 예증하는 선택된 공정 단계의 단면도가 도시된다. 도 2는 기판(21)과 얕은 트렌치 분리(STI: shallow trench isolation) 영역(11)을 포함하는 트랜지스터(10){예, 도 1의 트랜지스터(10)}를 예증한다. 기판(21)은 SOI(silicon on insulator) 기판상의 도핑되거나, 도핑되지 않은 벌크 실리콘, 또는 실리콘의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 절연층(미도시)상에 형성된 실리콘층을 포함한다. 절연층은 예를 들면, 매립된 산화물층 또는 실리콘산화물층일 수 있다. 절연층은 통상적으로 실리콘 또는 유리 기판인 기판상에 제공된다. 이용될 수 있는 다른 기판들은 다중층화된 기판, 경사(gradient) 기판, 또는 하이브리드 배향 기판을 포함한다.
얕은 트렌치 분리(STI: shallow trench isolation) 구조(11)는 트랜지스터(10)의 양쪽상에 도시된다. 기판(21)은 게이트 전극(13)과 게이트 유전체(15)를 더 포함한다. 게이트 전극(13)과 게이트 유전체(15)의 하부에 캐리어 채널 영역(37)이 존재한다. 캐리어 채널 영역(37)은 후속적으로 형성된 소스 및 드레인 영역들(도시되지 않았지만 이하에서 설명됨) 사이에 캐리어를 위한 연결 경로를 제공할 것이다.
게이트 유전체(15)는, 비제한적인 예시로서, 약 6 옹스트롬에서 100 옹스트롬의 두께를 가지며, 더 바람직하게는 약 20 옹스트롬 미만의 두께을 갖는 실리콘 산화물을 포함할 수 있다. 다른 실시예에서, 게이트 유전체(15)는 약 3.8보다 큰 k-값을 갖는 고-k 유전체를 포함할 수 있으며, 유전 상수 "k"는 때때로 "산화물"이라고 지칭되는 실리콘 이산화물을 위한 것이다. 가능한 고-k 유전체는 Ta2O5, TiO2, Al2O3, ZrO2, HfO2, Y2O3, L2O3, 및 이것들의 알루민산염과 규산염을 포함한다. 다른 적절한 고-k 게이트 유전체는 HfO2, Hsiao, 및 HfAlOx와 같은 하프늄 기반 물질을 포함할 수 있다. 게이트 유전체(110)가 산화물층을 포함하는 바람직한 실시예에서, 게이트 유전체(15)는 산화물, H2O, NO, 또는 이것들의 조합을 포함하는 주위 환경(ambient)에서 습식 또는 건식 열 산화와 같은 산화 공정에 의해, 또는 전구체로서 TEOS(tetraethylorthosilicate)와 산소를 사용하는 화학적 증기 증착(CVD: chemical vapor deposition)에 의해 형성될 수 있다.
게이트 전극(13)은 Ta, Ti, Mo, W, Pt, Al, Hf, Ru, 및 이것들의 규화물 또는 질화물과 같은 전도 물질, 도핑된 폴리-실리콘, 다른 전도 물질, 또는 이것들의 조합으로부터 형성된다. 금속 대체 게이트가 사용될 수 있다. 일 예시에서, 비정질 실리콘이 증착되고, 다결정 실리콘(폴리실리콘)을 생성하기 위해 재결정화된다. 게이트 전극이 폴리실리콘인 바람직한 실시예에서, 게이트 전극(13)이 약 400 옹스트롬에서 약 2500 옹스트롬의 범위 내의 두께로, 보다 바람직하게는 약 1500 옹스트롬의 두께로 저압 화학적 증기 증착(LPCVD: low-pressure chemical vapor deposition)에 의해 도핑되거나 도핑되지 않은 폴리실리콘을 증착시킴으로써 형성될 수 있다.
게이트 유전체(15) 및 게이트 전극(13)은 종래 기술에서 알려진 포토리소그래피 기술에 의해 패터닝될 수 있다. 일반적으로, 포토리소그래피는 포토레지스트 물질을 증착시키고, 그런 다음, 마스킹되고, 노출되고, 현상되는 동작을 포함한다. 포토레지스트 마스크가 패터닝된 후에, 에칭 공정은 패터닝 단계에서 게이트 유전 물질 및 게이트 전극 물질의 원하지 않는 부분을 제거하도록 수행되어, 도 1 및 2에 예증된 게이트 유전체(15) 및 게이트 전극(13)을 형성할 수 있게 된다. 게이트 전극 물질이 다결정 실리콘이고, 게이트 유전 물질이 산화물인 예시적인 실시예에서, 에칭 공정은 습식 또는 건식, 이방성 또는 등방성, 에칭 공정일 수 있지만, 바람직하게는 이방성 건식 에칭 공정이다.
더미 측벽 스페이서(17, 19)는 게이트 전극(13)과 게이트 유전체(15)의 반대쪽상에 형성될 수 있다. 더미 측벽 스페이서(17 및 19)는 실리콘질화물(Si3N4), 또는 SixNy과 같은 Si3N4와는 다른 질소 함유층, 실리콘산화질화물(SiOxNy), 실리콘옥심(SiOxNyHz), 또는 이것들의 조합을 포함할 수 있다. 도 1 및 2에 도시되고 이하에서 계속 설명되는 바와 같이, 더미 측벽 스페이서는 선택적 에칭 및 패터닝을 허용하도록 두 개의 층들로부터 형성된다. 측벽 스페이서(17, 19)는 "더미"라고 지칭되는데, 그 이유는 이러한 스페이서가 PFET 트랜지스터가 완료되기 전에 제거될 것이고, 주요 전극 스페이서(미도시)는 게이트(13) 및 게이트 유전체(15) 위에 형성될 것이기 때문이다. 더미 스페이서(17, 19)는 게이트 전극 구조로부터 소스 및 드레인 물질을 위해 리세스를 이격시키기 위해 사용된다.
더미 측벽 스페이서(17, 19)는 전구체 기체로서 실란 및 암모니아를 사용하는 화학적 증기 증착(CVD) 기술을 사용해서 형성된 Si3N4를 포함하는 층으로부터 형성될 수 있다. 다른 스페이서 물질이 사용될 수있다. 측벽 스페이서(17, 19)는 등방성 또는 이방성 에칭 공정을 수행함으로써 패터닝될 수 있다. 일 실시에에서, 측벽 스페이서(17 및 19)는 약 5 나노미터에서 약 50 나노미터 두께이다. 일 실시예에서, 스페이서 물질(19)은 SiO2와 같은 산화물이고, 스페이서 물질(19)은 SiN, Si3N4와 같은 질화물이다. 하지만, 다른 배열이 추가적인 실시예로서 고려된다.
도 3은 추가적인 처리를 따르는 도 2의 실시예 트랜지스터(10)를 예증한다. 리세스된 영역(23)은 게이트 전극(13)의 양쪽상에 소스/드레인 영역(22, 24) 내에 리세스된 영역(23)을 생성하는 에칭 공정에 의해 수행된다. 리세스된 영역(23)은 불소, 염소, 또는 브롬의 화학적 성질을 사용해서 플라즈마 에칭에 의해 형성될 수 있다. 본 명세서에서 예증된 예시적인 실시예에서, 리세스를 위해 획득된 형태는 "V 형태의" 측벽을 갖는다. 이러한 형태는 예를 들면, "U" 형태를 형성하는, 등방성 또는 지향성 건식 에칭을 먼저 수행함으로써 획득될 수 있다. 그런 다음, 이러한 건식 에칭은 습식 에칭 공정의 이방성 특성에 기인해서, 측벽상에 "V" 형태를 형성하는 습식 에칭에 의해 후속된다. 대안적으로, 리세스된 영역(23)은 다양한 대안적 화학적 성질을 사용해서 습식 에칭되거나 건식 에칭될 수 있다. 리세스된 영역(23)은 약 20 나노미터에서 100 나노미터 사이의 깊이를, 바람직하게는 약 45 나노미터에서 90 나노미터 사이의 깊이를 가질 수 있다.
예증적인 실시예에서, 리세스된 영역(23)은 "V" 형태의 측벽을 가진다. 이러한 형태는 소스 드레인 영역의 일부분 내에 채널 영역에 더 근접하게 SiGe 스트레서를 확장하도록 선택된다. 이러한 형태는 채널 영역 내에 보다 효과적인 압축 응력을 발생시킨다.
더미 측벽(17, 19)은 리세스된 영역(23)의 에지를 한정하는 데에 있어서, 그리고, 리세스된 영역(23)의 에칭 공정 동안 게이트 구조(13/15)를 보호하는 데 있어 유용하다. 종래의 소스/드레인 주입이 주입 마스크로서 게이트 전극(13)과 게이트 전극 스페이서를 사용하기 때문에, 추가적인 소스/드레인 주입이 영구적인 전극 스페이서를 형성한 후에 수행될 수 있다.
도 4에 도시된 바와 같이, 붕소 도핑된 e-SiGe가 삽입된 스트레서는 다수의 층들(25, 27, 및 29)에서 리세스된 영역(23)으로 증착된다. 더 많은 층들이 이하에서 설명될 것이다. SiGe의 에피택샬 성장이 바람직하지만, SiGe을 리세스된 영역으로 증착시키는 다른 형태가 사용될 수 있다. 소스/드레인 영역(22, 24)에서 삽입된 스트레서층을 증착시키기 위해 사용되는 에피택샬 공정은 화학적 증기 증착, 초고진공 화학적 증기 증착(UHV-CVD: ultra-high vacuum chemical vapor deposition), 또는 분자 빔 에픽택시(MBE: molecular beam epitaxy)를 포함할 수 있다. 실시예에서, 소스/드레인 영역(22, 24)에서 SiGe가 삽입된 스트레서층(25, 27, 29)은 이하에서 설명된 캡핑층 또는 캡핑층(들)을 가진다.
SiGe층을 형성하기 위해 사용된 선택된 에피택시는 실란 또는 디클로로실란과, HCl과 같은 에칭 기체를 포함할 수 있다. 선택된 에피택시 공정은 약 900℃ 미만에서, 바람직하게는, 약 600℃에서 약 800℃ 사이에서 수행될 수 있다. 예증적인 실시예가 SiGe:B의 예시를 가지지만, 예를 들면, Si:Sb와 같은 다른 물질이 실시예의 범위 내에 있다. 붕소를 위한 소스는 예를 들면, SiGe 에피택시 및 BF(BF2) 동안 사용되는 다이보레인(B2H6) 기체를 포함한다. 삽입된 스트레서의 에피택샬 성장과는 다른 방법이 예증적인 실시예에 따라 구현될 수 있다. SiGe가 삽입된 스트레서층(15, 27, 29)에서 성장됨에 따라, SiGe의 붕소 도핑이 현장에서(in-situ) 에피택샬 SiGe를 도핑함으로써 달성될 수 있다. 붕소 또는 다른 도핑이 주입 방법에 의해 또한 달성될 수 있다.
이러한 설명에서 사용될 때, 용어 "소스 영역" 및 "드레인 영역"은 영역(22, 24)의 양쪽을 참으로 의미한다. 영역(22 또는 24)이 PMOS FET(10)의 소스 또는 드레인으로 동작할지의 여부는 트랜지스터(10)가 완성된 후에 이러한 단말상에 위치하는 전위에 따라 결정될 것이다. 공정 관점에서, 영역들이 동일한 물리적 특성과, 동일한 처리 요구사항을 가지므로, 이러한 영역들은 "소스/드레인" 영역들이라고 통상적으로 지칭된다. 그래서, 소스 및 드레인 영역들이라는 용어는 도면들에서 22 또는 24에 적용될 수 있다.
실시예에서, SiGe 에피택샬 공정은 리세스(23) 내에 형성된 에피택샬 SiGe 소스/드레인 영역(22, 24) 내에 도 4의 25, 27, 및 29와 같이 복수의 붕소로 도핑되거나 도핑되지 않은 에피택샬 SiGe 레벨들을 생성하도록 제어된다. 이러한 도핑되거나 도핑되지 않은 SiGe층의 형성은 에피택샬 공정을 중단시키지 않고 "현장에서" 수행된다. 이러한 동작은 에피택샬 성장 동안 도펀트 기체를 제어함으로서 수행된다. 일 실시예에서, 도면에서 25로 라벨 표기된 제1 SiGe 레벨 L1은 붕소를 함유하지 않는다. 이 레벨은 리세스(23)의 에지에서 Si/SiGe 계면에서 형성된 박막 Si/Ge층이다. 붕소가 없는 이러한 박막 SiGe층을 사용하는 것은 PFET 장치에서 문턱 전압(Vt)을 안정화시키는 것을 돕는다. 이러한 제1 층(25)은 예를 들면 두께가 1 내지 20 나노미터일 수 있다. 그런 다음, 도면들에서 27로 번호 매겨진 저농도 도핑된 층(L2)이 현장에서 3x1018/cm3 에서 1x1019/cm3 범위의 농도인 붕소를 함유하면서 형성된다. SiGe 에피택샬 공정 동안 붕소를 추가함으로써, 도핑된 층(27)이 도핑되지 않은 SiGe층(L1) 위에서 형성된다.
현장 에피택시는 계속되고, 도 4에서 29로 번호 매겨진 다음 층(L3)이 형성된다. 이 층은 다른 도핑되지 않은(무 붕소) SiGe 스트레서층이고, 선택적으로 제공된다. 즉, 일부 대안적 실시예에서, 이 층은 생략될 수 있지만, 예시적인 공정에서 5 내지 10 나노미터 두께인 이 층은 획득된 SCE 성능을 더 증가시킬 수 있다.
트랜지스터(10)가 위에서 도 1에 도시된 바와 같이 형성될 때까지, 현장에서 붕소로 도핑된 SiGe 에피택시가 계속된다. 도면들에서 35로 번호가 매겨진 층(L4)이 형성된다. 이 층은 고농도 도핑된 SiGe층이고, 6x1019/cm3 에서 5x1020/cm3 범위인 붕소 원자 농도를 갖는다. 이 층은 P형 MOSFET 트랜지스터를 형성하기 위해 필요한 도펀트를 제공하고, 붕소의 사용은 소스 및 드레인 영역들의 시트 저항을 또한 낮춘다. 층(35)은 예시적인 공정에서 40 내지 60 나노미터 두께일 수 있다. 마지막으로, 현장 에피택시 공정은 8x1020/cm3에서 4x1021/cm3의 농도 범위인, 도시된 층 내의 최고 붕소 도핑 레벨을 갖는, 도면들에 45로 번호가 매겨진, 캡층을 형성하도록 진행한다. 이러한 캡층은 SiGe의 시트 저항을 낮추기 위해 제공되어, 소스 및 드레인 영역들로의 접촉부가 형성되도록 우수한 접촉 특성을 제공하게 된다. 이러한 층은 예시적인 공정에서 예를 들면, 15 내지 25 나노미터 두께일 수 있다.
도면들에서 25, 27, 및 29로 각각 번호가 매겨진 층들(L1, L2)과, 선택적 층(L3)의 추가는 특히 소스 드레인 영역들과 붕소 도핑된 SiGe 스트레서 물질을 위해 V 형태의 측벽을 사용할 때 장치 성능을 증가시킨다. 도핑되지 않은 하단층을 사용하는 실험에서, 예를 들면, 도 1에서 층(35)과 캡층(45)에서, 접합 누설이 리세스(23) 내의 Si/SiGe 계면에서 발생하는 것이 관찰되었다. 다른 실험에서, 저농도 도핑된 SiGe층은 하단층으로서 사용되었고, 그런 다음에, 층들(35 및 45)가 형성되었다. 이러한 배열에서, 접합 누설이 향상되지만, 붕소 "파일업(pileup)" 문제가 관찰되었다. 습식 에칭 공정은 리세스된 부분(23) 내에 일부 거친 표면을 남긴다. 저농도 도핑된 층이 하단층이었을 때, 붕소 원자는 응집되는 경향이 있고, 일부 영역에서 농도는 설계된 붕소 농도의 한 자릿수배(order of magnitude) 만큼, 즉, 10배만큼 증가할 수 있다. 이 문제점과 병행해서, 트랜지스터를 위한 Vt에서 약 100 밀리볼트의 저하의 변화가 SCE에 대한 악영향에 기인해서 발생했다.
실시예들의 사용은 이러한 문제점을 제거한다. 도면들에서 도핑되지 않은 제1 층(25)과, 도면들에서 저농도 도핑된 제2 층(27)을 고농도 도핑된 SiGe층(35)과 캡층(45)과 함께 사용하는 것은 접합 누설과 해로운 SCE 효과 모두에 대한 해결책을 제공한다. 도면들에서 도핑되지 않는 제3 층(29)을 추가하는 것은 비록 일부 실시예에서 이 층이 생략되지만, 성능을 더 향상시킨다. 도 5는, 이 대안적 실시예에서, 제3층, 즉, 도 1에서 29호 번호가 매겨진 도핑되지 않은 SiGe층이 생략되는 것을 제외하고는, 위에서 도 1의 트랜지스터와 동일한 소스 드레인 리세스(23)와 동일한 SiGe 스트레서층을 갖는 단면도에서 트랜지스터(8)를 묘사한다. 각 실시예는 기존의 접근법 및 장치에 대해 증가한 성능을 제공한다.
도 6은 제1 예증적 실시예에 따라 공정 단계의 방법을 흐름도에서 예증한다. 공정은 게이트 구조를 포함하는 기판을 제공함으로써 시작된다{단계(51)}. 게이트 구조는 전도 게이트 전극과 게이트 유전체를 포함할 수 있다. 게이트 구조는 더미 측벽을 더 포함한다. 더미 측벽은 스페이서로서 게이트 구조의 측면상에 형성된다. 더미 측벽은 리세스된 영역의 에지를 한정하는 것을 돕는다.
더미 측벽의 패터닝은 단계(53)에서 수행된다. 패터닝은 아래에 형성된 리세스를 위해 게이트 구조로부터 간격을 제공한다. 더미 측벽은 나중에 제거되고, 주요 전극 측벽으로 대체되며, 이러한 주요 전극 측벽은 소스/드레인 영역으로의 접촉부를 게이트 전극 구조로부터 이격시키기 위해 사용된다.
리세스된 영역은 게이트 전극의 양쪽상에서 소스/드레인 영역을 형성하도록 기판의 일부분 안으로 에칭된다{단계(55)}. 에칭 공정은 게이트 전극 아래에서 채널 영역을 향해 V가 연장되는 V 형태의 측벽을 갖도록 리세스를 성형하기 위해 선택된다. U 형태의 리세스를 형성하도록 먼저 건식 에칭을 수행하고, 후속적으로 리세스 측벽에서 V 형태를 형성하도록 습식 에칭을 수행함으로써 에칭 공정이 수행될 수 있다.
그런 다음, 리세스 영역 내에 에피택샬하게 성장하거나, 또는 형성된 스트레서 물질이 소스/드레인의 리세스된 영역 내에 삽입된다{단계(57)}. 바람직하게, 스트레서는 에피택샬한 현장 붕소 도핑된 SiGe 구조이다. 스트레서 물질은 다중층들 내에 형성된다. 제1 층은 리세스의 하단에서 박막층으로서 형성되고 도핑되지 않은 스트레서 물질이다. 그런 다음, 저농도 도핑된 물질의 제2 층이 제1 층 위에 형성된다. 그런 다음, 고농도 도핑된 층이 저농도 도핑된 층 위에 형성되고, 고농도 도핑된 층은 트랜지스터를 위한 소스 또는 드레인 영역을 형성한다. 그런 다음, 스트레서 물질의 아주 고농도 도핑된 캡층이 고농도 도핑된 층 위에 형성된다. 선택적으로 도핑되지 않은 층은 저농도 도핑된 제2 층과 고농도 도핑된 제3 층 사이에 형성될 수 있다.
도 7은 대안적 방법 실시예의 단계들을 흐름도에서 묘사한다. 단계들(51, 53 및 55)은 게이트 전극 및 게이트 유전체를 포함하는 게이트 구조를 구비하고, 게이트 구조 위에 더미 측벽을 구비한 기판이 제공되는 단계(51)에서, 도 6에 대해서와 동일하다. 단계(53)에서, 더미 측벽은 소스/드레인 리세스를 위한 공정을 한정하기 위해 패터닝된다. 단계(55)에서, 리세스의 에칭은 V 형태의 측벽을 구비한 리세스를 형성하도록 수행된다.
단계(59)는 리세스 내에 SiGe를 증착하기 위한 에피택샬 성장 단계이다. 단계(59)에서, 붕소 도핑된 SiGe가 현장 에피택시 공정에서 상이한 붕소 도핑의 다수의 층들에서 형성된다. 도핑되지 않은 물질의 제1 층은 리세스의 하단 및 측면에서 형성된다. 저농도 도핑된 SiGe의 제2 층이 제1 층 위에 형성된다. 이런 실시예에서, 도핑되지 않은 SiGe의 제3 층이 제2 층 위에 형성된다. 매우 고농도의 붕소 도핑된 SiGe층은 제3 층 위에 제4 층으로서 형성되고, 고농도 붕소 도핑된 SiGe 캡층은 채널 영역에 적용된 압축 응력을 사용해서 PMOS FET 트랜지스터를 위해 소스 및 드레인 영역을 형성하도록 제4 층 위에 형성된다.
이 실시예의 특징은 종래 알려진 구조를 사용한 실험에서 관찰된 붕소 "파일업"을 방지하고, 기존 구조에서 관찰된 접합 누설 문제점을 회피하는 것이다. 실시예의 사용은 경제적이고, 아무런 추가적인 마스크 단계도 필요하지 않으며, 기존 공정에 대한 수정이 거의 필요하지 않다.
일 실시예에서, 반도체 장치는 반도체 기판상의 게이트 구조; 및 상기 게이트 구조의 반대쪽상에 상기 반도체 기판 내에 형성된 소스 영역 리세스 및 드레인 영역 리세스를 포함하고, 상기 소스 영역 리세스 및 상기 드레인 영역 리세스 각각은 복수의 도핑된 스트레서층으로 채워지고, 상기 복수의 도핑된 스트레서층은 도핑되지 않은 스트레서 물질층의 제1 층; 상기 제1 층 위에 도펀트 원자를 포함하는 저농도 도핑된 스트레서 물질의 제2 층, 상기 저농도 도핑된 제2 층보다 높은 도펀트 원자 농도를 갖는 스트레서 물질의 고농도 도핑된 층과, 상기 고농도 도핑된 층보다 높은 도펀트 원자 농도를 가지며 고농도 도핑된 층 위에 배치된 캡층을 포함한다.
또 다른 실시예에서, 반도체 장치는 제2 층과 고농도 도핑된 층 사이에 배치된 도펀트 원자가 없는 스트레서 물질의 도핑되지 않은 제3 층을 더 포함한다. 반도체 장치의 또 다른 실시예에서, 도펀트 원자는 붕소를 포함한다. 추가적인 실시예에서, 도핑된 스트레서는 붕소로 도핑된 SiGe이다. 또 다른 실시예에서, 반도체 장치에서 도핑된 스트레서는 e-SiGe를 포함한다.
추가적인 실시예에서, 반도체 장치에서 소스 영역 및 드레인 영역 각각은 V 형태 측벽을 갖는다. 또 다른 실시예에서, 반도체 장치에서 제1 층은 1 내지 20 나노미터 사이의 두께를 갖는다. 다른 실시예에서, 반도체 장치는 3 x1018/cm3와 1 x1019/cm3 사이의 고농도 도핑된 스트레서의 제2 층의 도펀트 농도를 포함한다. 추가적 실시에에서, 고농도 도핑된 스트레서층의 도펀트 농도는 6 x 1019/cm3와 5x1020/cm3 사이이다.
방법 실시예에서, 반도체 장치를 제조하는 방법은 더미 측벽을 구비한 게이트 구조를 포함하는 기판을 제공하는 단계 - 더미 측벽은 게이트 구조 위에 배치됨 -; 게이트 구조의 반대쪽상에 V 형태의 리세스를 에칭하는 단계; 및 도핑된 스트레서를 리세스 안으로 형성하는 단계를 포함하고, 도핑된 스트레서를 형성하는 단계는 도핑되지 않은 스트레서 물질의 제1 층을 형성하는 단계, 제1 층 위에 스트레서 물질의 저농도 도핑된 제2 층을 형성하는 단계, 저농도 도핑된 제2 층보다 높은 도펀트 농도를 가지며 제2 층 위에 스트레서 물질의 고농도 도핑된 층을 형성하는 단계와, 고농도 도핑된 층보다 높은 도펀트 농도를 갖는 스트레서 물질의 고농도 도핑된 층 상부에 도핑된 스트레서 물질의 캡층을 형성하는 단계를 포함한다.
추가적 실시예에서, 상기 방법은 스트레서 물질의 저농도 도핑된 제2 층과 스트레서 물질의 고농도 도핑된 층 사이에 형성된 스트레서 물질의 도핑되지 않은 제3 층을 더 포함한다. 추가적인 실시예에서, 상기 방법은 계속되고, 도핑된 스트레서는 붕소로 도핑된 SiGe를 포함한다. 또 다른 실시예에서, 이 방법은 현장 공정에서 붕소 도펀트 기체를 사용해 에피택시 SiGe를 형성하는 단계를 포함한다.
다른 실시예에서, PMOS 트랜지스터는 실리콘 기판상의 게이트 구조; 및
게이트 구조의 반대쪽상에 실리콘 기판 내에 형성된 소스 영역 리세스 및 드레인 영역 리세스를 포함하고, 소스 영역 리세스 및 드레인 영역 리세스 각각은 복수의 붕소 도핑된 SiGe 스트레서층으로 채워지고, 복수의 붕소 도핑된 SiGe 스트레서층은 도핑되지 않은 SiGe 스트레서 물질의 제1 층, 제1 층 위에 저농도 붕소 도핑된 SiGe 스트레서 물질의 제2 층, 제2 층 위에 도핑되지 않은 SiGe 스트레서 물질의 제3 층, 저농도 도핑된 제2 층보다 높은 도펀트 원자 농도를 가지며 SiGe 스트레서 물질의 고농도 붕소 도핑된 층과, 고농도 도핑된 층보다 높은 도펀트 원자 농도를 갖는 고농도 도핑된 층 위의 붕소 도핑된 SiGe 스트레서 물질의 캡층을 포함한다. 다른 실시예에서, PMOS 트랜지스터는 소스 영역 리세스 및 드레인 영역 리세스 내의 SiGe 스트레서층에 인한 압축 응력을 수용하는, 게이트 구조 하부의 채널 영역을 포함한다.
비록 예증적 실시예 및 그 이점이 자세히 설명하였지만, 다양한 변경, 대체, 및 변동이 첨부된 청구항들에 의해 정의된 발명의 정신 및 범위로부터 이탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 예를 들면, 대체 물질, 주입량과, 온도가 구현될 수 있다.
또한, 본 출원의 범위는 명세서에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제품, 구성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제품, 구성을 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (10)

  1. 반도체 장치에 있어서,
    반도체 기판상의 게이트 구조; 및
    상기 게이트 구조의 반대쪽상에 상기 반도체 기판 내에 형성된 소스 영역 리세스 및 드레인 영역 리세스를
    포함하고,
    상기 소스 영역 리세스 및 상기 드레인 영역 리세스는 복수의 도핑된 스트레서층으로 채워지고, 상기 복수의 도핑된 스트레서층은 도핑되지 않은 스트레서 물질의 제1 층, 상기 제1 층 위에 도펀트 원자를 포함하는 저농도 도핑된 스트레서 물질의 제2 층, 상기 저농도 도핑된 제2 층보다 높은 도펀트 원자 농도를 갖는 스트레서 물질의 고농도 도핑된 층과, 상기 고농도 도핑된 층보다 높은 도펀트 원자 농도를 갖는 고농도 도핑된 층 위에 배치된 캡층을 포함하는 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 제2 층과 상기 고농도 도핑된 층 사이에 배치된 도펀트 원자가 없는 스트레서 물질의 도핑되지 않은 제3 층을 더 포함하는, 반도체 장치.
  3. 제1항에 있어서, 상기 도펀트 원자는 붕소를 포함하는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 소스 영역 리세스 및 상기 드레인 영역 리세스 각각은 V 형태의 측벽을 갖는 것인, 반도체 장치.
  5. 반도체 장치를 제조하는 방법에 있어서,
    더미 측벽을 구비한 게이트 구조를 포함하는 기판을 제공하는 단계 - 상기 더미 측벽은 상기 게이트 구조 위에 배치됨 -;
    상기 게이트 구조의 반대쪽상에 V 형태의 리세스를 에칭하는 단계; 및
    도핑된 스트레서를 상기 리세스 안으로 형성하는 단계를
    포함하고,
    상기 도핑된 스트레서를 형성하는 단계는 도핑되지 않은 스트레서 물질의 제1 층을 형성하는 단계, 상기 제1 층 위에 스트레서 물질의 저농도 도핑된 제2 층을 형성하는 단계, 상기 저농도 도핑된 제2 층보다 높은 도펀트 농도를 갖는 스트레서 물질의 고농도 도핑된 층을 상기 제2 층 위에 형성하는 단계와, 상기 고농도 도핑된 층보다 높은 도펀트 농도를 갖는 스트레서 물질의 상기 고농도 도핑된 층 상부에 도핑된 스트레서 물질의 캡층을 형성하는 단계를 포함하는 것인, 반도체 장치를 제조하는 방법.
  6. 제5항에 있어서, 스트레서 물질의 저농도 도핑된 제2 층과 스트레서 물질의 상기 고농도 도핑된 층 사이에 형성된 스트레서 물질의 도핑되지 않은 제3 층을 더 포함하는, 반도체 장치를 제조하는 방법.
  7. 제5항에 있어서, 상기 V 형태의 리세스를 에칭하는 단계는 상기 기판의 일부분 안으로 지향성 건식 에칭을 수행하고 후속적으로 상기 건식 에칭된 일부분에 습식 에칭을 수행하는 단계를 더 포함하는 것인, 반도체 장치를 제조하는 방법.
  8. 제7항에 있어서, 상기 게이트 구조로부터 상기 리세스의 이격은 상기 더미 측벽의 폭에 의해 결정되는 것인, 반도체 장치를 제조하는 방법.
  9. PMOS 트랜지스터에 있어서,
    실리콘 기판상의 게이트 구조; 및
    상기 게이트 구조의 반대쪽상에 상기 실리콘 기판 내에 형성된 소스 영역 리세스 및 드레인 영역 리세스를
    포함하고,
    상기 소스 영역 리세스 및 상기 드레인 영역 리세스 각각은 복수의 붕소 도핑된 SiGe 스트레서층으로 채워지고, 상기 복수의 붕소 도핑된 SiGe 스트레서층은 도핑되지 않은 SiGe 스트레서 물질의 제1 층, 상기 제1 층 위에 저농도 붕소 도핑된 SiGe 스트레서 물질의 제2 층, 상기 제2 층 위에 도핑되지 않은 SiGe 스트레서 물질의 제3 층, 상기 저농도 도핑된 제2 층보다 높은 도펀트 원자 농도를 갖는 SiGe 스트레서 물질의 고농도 붕소 도핑된 층과, 상기 고농도 도핑된 층보다 높은 도펀트 원자의 농도를 갖는 상기 고농도 도핑된 층 위에 붕소 도핑된 SiGe 스트레서 물질의 캡층을 포함하는 것인, PMOS 트랜지스터.
  10. 제9항에 있어서, 상기 게이트 구조 하부의 채널 영역은 상기 소스 영역 리세스 및 드레인 영역 리세스 내의 상기 SiGe 스트레서층에 기인한 압축 응력을 수용하는 것인, PMOS 트랜지스터.
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