KR101676818B1 - 게이트 구조를 포함하는 반도체 소자들 및 그 제조 방법 - Google Patents

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Abstract

게이트 구조를 포함하는 반도체 소자들, 그 반도체 소자들의 제조 방법들, 그 반도체 소자들을 포함하는 반도체 모듈, 그 반도체 소자들 또는 반도체 모듈을 포함하는 전자 회로 기판 및 전자 시스템이 소개된다. 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 반도체 기판, 상기 반도체 기판 상에 형성되고, 저면부 및 상기 저면부와 소정의 각도로 기울어진 측면부를 포함하는 리세스부, 상기 저면부 및 상기 측면부 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 게이트 전극을 포함하고, 상기 저면부 및 상기 측면부는 각각 평평한 면들을 포함하는 게이트 구조를 포함한다.

Description

게이트 구조를 포함하는 반도체 소자들 및 그 제조 방법{Semiconductor Devices Including a Gate Structure and Methods of Fabricating the Same}
본 발명의 기술적 사상은 게이트 구조를 포함하는 반도체 소자들 및 그 제조 방법들에 관한 것이다.
반도체 소자가 고집적화 되면서, 스케일 다운에 따른 성능 저하가 난제로 대두되고 있으며, 성능 저하를 막거나 개선하려는 노력이 계속되고 있다.
본 발명이 해결하고자 하는 과제는 게이트 구조를 포함하는 반도체 소자들을 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는 게이트 구조를 포함하는 반도체 소자들을 제조하는 방법들을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 게이트 구조를 포함하는 반도체 소자들을 포함하는 반도체 모듈을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 게이트 구조를 포함하는 반도체 소자들을 포함하거나, 그 반도체 소자들을 포함하는 반도체 모듈을 포함하는 전자 회로 기판 및 전자 시스템을 제공함에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 반도체 기판, 상기 반도체 기판 상에 형성되고, 저면부 및 상기 저면부와 소정의 각도로 기울어진 측면부를 포함하는 리세스부, 상기 저면부 및 상기 측면부 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 게이트 전극을 포함하고, 상기 저면부 및 상기 측면부는 모두 평평한 면들을 포함한다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 및 상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고, 상기 제1 게이트 구조는, 상기 반도체 기판 상에 형성된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 형성된 게이트 전극층, 및 상기 제1 게이트 전극층의 외측에 해당되는 상기 반도체 기판 내에 형성되고, 기울어진 상측면부들을 포함하는 임베디드 소스/드레인 영역들을 포함한다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 및 상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고, 상기 제1 게이트 구조는, 상기 반도체 기판 상에 형성되고, 제1 저면부 및 상기 제1 저면부와 소정의 각도로 기울어진 제1 측면부를 포함하는 제1 리세스부, 상기 제1 저면부 및 상기 제1 측면부 상에 형성된 제1 게이트 절연층, 및 상기 제1 게이트 절연층 상에 형성된 제1 게이트 전극, 및 상기 반도체 기판 내에 형성되고, 제1 기울어진 상측면부들을 포함하는 제1 임베디드 소스/드레인 영역을 포함하고, 및 상기 제1 저면부 및 상기 제1 측면부는 각각 평평한 면들을 포함하고, 및 상기 제2 게이트 구조는, 상기 반도체 기판 상에 형성되고, 제2 저면부 및 상기 제2 저면부와 소정의 각도로 기울어진 제2 측면부를 포함하는 제2 리세스부, 상기 제2 저면부 및 상기 제2 측면부 상에 형성된 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상에 형성된 제2 게이트 전극을 포함하고, 및 상기 제2 저면부 및 상기 제2 측면부는 각각 평평한 면들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은, 반도체 기판의 제1 영역 상에 제1 게이트 구조를 형성하고, 및 상기 반도체 기판의 제2 영역 상에 제2 게이트 구조를 형성하는 것을 포함하고, 상기 제1 게이트 구조를 형성하는 것은, 상기 반도체 기판 상에 제1 게이트 절연층을 형성하고, 상기 제1 게이트 절연층 상에 게이트 전극을 형성하고, 및 상기 반도체 기판 내에 기울어진 상측면부들을 포함하는 임베디드 소스/드레인 영역을 형성하는 것을 포함하고, 및 상기 제2 게이트 구조를 형성하는 것은, 상기 반도체 기판 상에 제2 게이트 절연층을 형성하고, 및 상기 제2 게이트 절연층 상에 게이트 전극을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조 방법은, 반도체 기판의 제1 영역 상에 제1 게이트 구조를 형성하고, 및 상기 반도체 기판의 제2 영역 상에 제2 게이트 구조를 형성하는 것을 포함하고, 상기 제1 게이트 구조를 형성하는 것은, 상기 반도체 기판 상에 제1 게이트 절연층을 형성하고, 상기 제1 게이트 절연층 상에 게이트 전극을 형성하고, 및 상기 반도체 기판 내에 기울어진 상측면부들을 포함하는 임베디드 소스/드레인 영역을 형성하는 것을 포함하고, 및 상기 제2 게이트 구조를 형성하는 것은, 상기 반도체 기판 상에 제2 게이트 절연층을 형성하고, 및 상기 제2 게이트 절연층 상에 게이트 전극을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자의 제조 방법은, 반도체 기판의 제1 영역 상에 제1 게이트 구조를 형성하고, 및 상기 반도체 기판의 제2 영역 상에 제2 게이트 구조를 형성하는 것을 포함하고, 상기 제1 게이트 구조를 형성하는 것은, 상기 반도체 기판 상에 제1 게이트 스페이서들을 형성하고, 상기 제1 게이트 스페이서들 사이에 제1 저면부 및 상기 제1 저면부와 소정의 각도로 기울어진 제1 측면부를 포함하는 제1 리세스부를 형성하고, 상기 제1 저면부 및 상기 제1 측면부 상에 제1 게이트 절연층을 형성하고, 및 상기 제1 게이트 절연층 상에 제1 게이트 전극을 형성하고, 및 상기 반도체 기판 내에 제1 기울어진 상측면부들을 포함하는 제1 임베디드 소스/드레인 영역을 형성하는 것을 포함하고, 및 상기 제1 저면부 및 상기 제1 측면부는 각각 평평한 면들을 포함하고, 및 상기 제2 게이트 구조를 형성하는 것은, 상기 반도체 기판 상에 제2 게이트 스페이서들을 형성하고, 상기 제2 게이트 스페이서들 사이에, 제2 저면부 및 상기 제2 저면부와 소정의 각도로 기울어진 제2 측면부를 포함하는 제2 리세스부를 형성하고, 상기 제2 저면부 및 상기 제2 측면부 상에 제2 게이트 절연층을 형성하고, 및 상기 제2 게이트 절연층 상에 제2 게이트 전극을 형성하는 것을 포함하고, 및 상기 제2 저면부 및 상기 제2 측면부는 각각 평평한 면들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈은, 모듈 기판, 상기 모듈 기판 상에 배치된 반도체 소자들, 및 상기 모듈 기판의 모서리에 나란히 형성되고 상기 반도체 소자들과 전기적으로 연결되는 모듈 접촉 단자들을 포함하고, 상기 반도체 소자들 중 적어도 어느 하나는, 반도체 기판, 상기 반도체 기판 상에 형성되고, 저면부 및 상기 저면부와 소정의 각도로 기울어진 측면부를 포함하는 리세스부, 상기 저면부 및 상기 측면부 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 게이트 전극을 포함하고, 상기 저면부 및 상기 측면부는 모두 평평한 면들을 포함한다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 모듈은, 모듈 기판, 상기 모듈 기판 상에 배치된 반도체 소자들, 및 상기 모듈 기판의 모서리에 나란히 형성되고 상기 반도체 소자들과 전기적으로 연결되는 모듈 접촉 단자들을 포함하고, 상기 반도체 소자들 중 적어도 어느 하나는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 및 상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고, 상기 제1 게이트 구조는, 상기 반도체 기판 상에 형성된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 형성된 게이트 전극층, 및 상기 제1 게이트 전극층의 외측에 해당되는 상기 반도체 기판 내에 형성되고, 기울어진 상측면부들을 포함하는 임베디드 소스/드레인 영역들을 포함한다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 모듈은, 모듈 기판, 상기 모듈 기판 상에 배치된 반도체 소자들, 및 상기 모듈 기판의 모서리에 나란히 형성되고 상기 반도체 소자들과 전기적으로 연결되는 모듈 접촉 단자들을 포함하고, 상기 반도체 소자들 중 적어도 어느 하나는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 및 상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고, 상기 제1 게이트 구조는, 상기 반도체 기판 상에 형성되고, 제1 저면부 및 상기 제1 저면부와 소정의 각도로 기울어진 제1 측면부를 포함하는 제1 리세스부, 상기 제1 저면부 및 상기 제1 측면부 상에 형성된 제1 게이트 절연층, 및 상기 제1 게이트 절연층 상에 형성된 제1 게이트 전극, 및 상기 반도체 기판 내에 형성되고, 제1 기울어진 상측면부들을 포함하는 제1 임베디드 소스/드레인 영역을 포함하고, 및 상기 제1 저면부 및 상기 제1 측면부는 각각 평평한 면들을 포함하고, 및 상기 제2 게이트 구조는, 상기 반도체 기판 상에 형성되고, 제2 저면부 및 상기 제2 저면부와 소정의 각도로 기울어진 제2 측면부를 포함하는 제2 리세스부, 상기 제2 저면부 및 상기 제2 측면부 상에 형성된 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상에 형성된 제2 게이트 전극을 포함하고, 및 상기 제2 저면부 및 상기 제2 측면부는 각각 평평한 면들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판은, 전자 회로 기판, 상기 전자 회로 기판 상에 배치된 마이크로 프로세서, 상기 마이크로프로세서와 통신하는 기억 회로, 상기 마이크로프로세서로 명령을 보내는 입력 신호 처리 회로, 상기 마이크로 프로세서로부터 명령을 받는 출력 신호 처리 회로, 및 다른 회로들과 전기 신호를 주고 받는 통신 신호 처리 회로를 포함하고, 상기 마이크로 프로세서, 상기 기억 회로, 상기 입력 신호 처리 회로, 상기 출력 신호 처리 회로 및 상기 통신 신호 처리 회로 중의 어느 하나는 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 반도체 기판, 상기 반도체 기판 상에 형성되고, 저면부 및 상기 저면부와 소정의 각도로 기울어진 측면부를 포함하는 리세스부, 상기 저면부 및 상기 측면부 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 게이트 전극을 포함하고, 상기 저면부 및 상기 측면부는 모두 평평한 면들을 포함한다.
본 발명의 기술적 사상의 다른 실시예에 의한 전자 회로 기판은, 전자 회로 기판, 상기 전자 회로 기판 상에 배치된 마이크로 프로세서, 상기 마이크로프로세서와 통신하는 기억 회로, 상기 마이크로프로세서로 명령을 보내는 입력 신호 처리 회로, 상기 마이크로 프로세서로부터 명령을 받는 출력 신호 처리 회로, 및 다른 회로들과 전기 신호를 주고 받는 통신 신호 처리 회로를 포함하고, 상기 마이크로 프로세서, 상기 기억 회로, 상기 입력 신호 처리 회로, 상기 출력 신호 처리 회로 및 상기 통신 신호 처리 회로 중의 어느 하나는 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 및 상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고, 상기 제1 게이트 구조는, 상기 반도체 기판 상에 형성된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 형성된 게이트 전극층, 및 상기 제1 게이트 전극층의 외측에 해당되는 상기 반도체 기판 내에 형성되고, 기울어진 상측면부들을 포함하는 임베디드 소스/드레인 영역들을 포함한다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 전자 회로 기판은, 전자 회로 기판, 상기 전자 회로 기판 상에 배치된 마이크로 프로세서, 상기 마이크로프로세서와 통신하는 기억 회로, 상기 마이크로프로세서로 명령을 보내는 입력 신호 처리 회로, 상기 마이크로 프로세서로부터 명령을 받는 출력 신호 처리 회로, 및 다른 회로들과 전기 신호를 주고 받는 통신 신호 처리 회로를 포함하고, 상기 마이크로 프로세서, 상기 기억 회로, 상기 입력 신호 처리 회로, 상기 출력 신호 처리 회로 및 상기 통신 신호 처리 회로 중의 어느 하나는 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 및 상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고, 상기 제1 게이트 구조는, 상기 반도체 기판 상에 형성되고, 제1 저면부 및 상기 제1 저면부와 소정의 각도로 기울어진 제1 측면부를 포함하는 제1 리세스부, 상기 제1 저면부 및 상기 제1 측면부 상에 형성된 제1 게이트 절연층, 및 상기 제1 게이트 절연층 상에 형성된 제1 게이트 전극, 및 상기 반도체 기판 내에 형성되고, 제1 기울어진 상측면부들을 포함하는 제1 임베디드 소스/드레인 영역을 포함하고, 및 상기 제1 저면부 및 상기 제1 측면부는 각각 평평한 면들을 포함하고, 및 상기 제2 게이트 구조는, 상기 반도체 기판 상에 형성되고, 제2 저면부 및 상기 제2 저면부와 소정의 각도로 기울어진 제2 측면부를 포함하는 제2 리세스부, 상기 제2 저면부 및 상기 제2 측면부 상에 형성된 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상에 형성된 제2 게이트 전극을 포함하고, 및 상기 제2 저면부 및 상기 제2 측면부는 각각 평평한 면들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템은, 제어부, 입력부, 출력부, 및 저장부를 포함하고, 상기 제어부, 입력부, 출력부, 및 저장부들 중 어느 하나는 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 반도체 기판, 상기 반도체 기판 상에 형성되고, 저면부 및 상기 저면부와 소정의 각도로 기울어진 측면부를 포함하는 리세스부, 상기 저면부 및 상기 측면부 상에 형성된 게이트 절연층, 및 상기 게이트 절연층 상에 형성된 게이트 전극을 포함하고, 상기 저면부 및 상기 측면부는 모두 평평한 면들을 포함한다.
본 발명의 기술적 사상의 다른 실시예에 의한 전자 시스템은, 제어부, 입력부, 출력부, 및 저장부를 포함하고, 상기 제어부, 입력부, 출력부, 및 저장부들 중 어느 하나는 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 및 상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고, 상기 제1 게이트 구조는, 상기 반도체 기판 상에 형성된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 형성된 게이트 전극층, 및 상기 제1 게이트 전극층의 외측에 해당되는 상기 반도체 기판 내에 형성되고, 기울어진 상측면부들을 포함하는 임베디드 소스/드레인 영역들을 포함한다.
본 발명의 기술적 사상의 또 다른 실시예에 의한 전자 시스템은, 제어부, 입력부, 출력부, 및 저장부를 포함하고, 상기 제어부, 입력부, 출력부, 및 저장부들 중 어느 하나는 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 영역과 제2 영역을 포함하는 반도체 기판, 및 상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고, 상기 제1 게이트 구조는, 상기 반도체 기판 상에 형성되고, 제1 저면부 및 상기 제1 저면부와 소정의 각도로 기울어진 제1 측면부를 포함하는 제1 리세스부, 상기 제1 저면부 및 상기 제1 측면부 상에 형성된 제1 게이트 절연층, 및 상기 제1 게이트 절연층 상에 형성된 제1 게이트 전극, 및 상기 반도체 기판 내에 형성되고, 제1 기울어진 상측면부들을 포함하는 제1 임베디드 소스/드레인 영역을 포함하고, 및 상기 제1 저면부 및 상기 제1 측면부는 각각 평평한 면들을 포함하고, 및 상기 제2 게이트 구조는, 상기 반도체 기판 상에 형성되고, 제2 저면부 및 상기 제2 저면부와 소정의 각도로 기울어진 제2 측면부를 포함하는 제2 리세스부, 상기 제2 저면부 및 상기 제2 측면부 상에 형성된 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상에 형성된 제2 게이트 전극을 포함하고, 및 상기 제2 저면부 및 상기 제2 측면부는 각각 평평한 면들을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 기술적 사상에 의하면, 반도체 소자의 드라이빙 능력이 향상되고, 누설 전류가 줄어드는 등, 전체적으로 반도체 소자의 성능이 향상된다. 따라서, 더 우수한 고집적 고성능 반도체 모듈, 전자 회로 기판, 및 전자 시스템이 구현될 수 있다.
도 1a 내지 1d는 본 발명의 기술적 사상에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이고, 도 1e 및 1f는 도 1a 내지 1d의 부분 확대도이다.
도 2a 내지 2d는 본 발명의 기술적 사상에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이고, 도 2e는 도 2a 내지 2d의 부분 확대도이다.
도 3a 내지 3d는 본 발명의 기술적 사상에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 4a 내지 4p는 본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 5a 내지 5y는 본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 6a 내지 6e는 본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 7a는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다.
도 7b 및 도 7c는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들 또는 그 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 포함하는 전자 회로 기판 및 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a 내지 1d는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이고, 도 1e 및 1f는 그 부분 확대도들이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)는 반도체 기판(101) 상에 형성된 제1 게이트 구조(G1)를 포함한다. 상기 제1 게이트 구조(G1)는 리세스부(R), 상기 리세스부(R) 상에 형성된 게이트 절연층(160), 및 상기 게이트 절연층(160) 상에 형성된 게이트 전극(171)을 포함한다. 상기 리세스부(R)는 도 1e를 참조하여 보다 상세하게 설명될 것이다. 상기 반도체 소자(100a)는 상기 게이트 전극(171)의 측면을 감싸는 층간 절연층(135) 및 상면을 감싸는 캡핑층(175)을 더 포함할 수 있다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)는 반도체 기판(101) 상에 형성된 제2 게이트 구조(G1)를 포함한다. 상기 제2 게이트 구조(G2)는 리세스부(R), 상기 리세스부(R) 상에 형성된 게이트 절연층들(160, 166), 및 상기 게이트 절연층들(160, 166) 상에 형성된 게이트 전극(171)을 포함한다. 상기 게이트 절연층들(160, 166)은 상기 게이트 전극(171)의 측벽 상으로 연장될 수 있다. 상기 리세스부(R)는 도 1f를 참조하여 보다 상세하게 설명될 것이다. 상기 반도체 소자(110b)는 상기 게이트 전극(171)의 측면을 감싸는 층간 절연층(135) 및 상면을 감싸는 캡핑층(175)을 더 포함할 수 있다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100c)는 반도체 기판(101) 상에 형성된 제3 게이트 구조(G3)를 포함한다. 상기 제3 게이트 구조(G3)는 리세스부(R), 상기 리세스부(R) 상에 형성된 게이트 절연층(160), 상기 게이트 절연층(160) 상에 형성된 게이트 전극(171), 및 상기 게이트 전극(171) 및/또는 상기 게이트 절연층(166)의 측벽 상에 형성된 게이트 스페이서(132)를 포함한다. 상기 리세스부(R)는 도 1e를 참조하여 보다 상세하게 설명될 것이다. 상기 반도체 소자(110c)는 상기 게이트 전극(171)의 측면을 감싸는 층간 절연층(135) 및 상면을 감싸는 캡핑층(175)을 더 포함할 수 있다.
도 1d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100d)는 반도체 기판(101) 상에 형성된 제4 게이트 구조(G4)를 포함한다. 상기 제4 게이트 구조(G4)는 리세스부(R), 상기 리세스부(R) 상에 형성된 게이트 절연층들(160, 166), 상기 게이트 절연층들(160, 166) 상에 형성된 게이트 전극(171), 및 상기 게이트 전극(171) 및/또는 상기 게이트 절연층들(160, 166)의 측벽 상에 형성된 게이트 스페이서(132)를 포함한다. 상기 리세스부(R)는 도 1f를 참조하여 보다 상세하게 설명될 것이다. 상기 반도체 소자(110d)는 상기 게이트 전극(171)의 측면을 감싸는 층간 절연층(135) 및 상면을 감싸는 캡핑층(175)을 더 포함할 수 있다.
도 1a 내지 1d를 참조하면, 상기 반도체 기판(101)은 실리콘 기판이며, 예를 들어, {100}, {010}, {001}, {011}, {101}, 또는 {110} 결정 평면 방향인 단결정 실리콘 기판일 수 있다. 상기 게이트 스페이서들(132)의 외측에 정렬되는 상기 반도체 기판(101) 내부에는 소스/드레인 영역들(122)이 형성될 수 있다. 상기 게이트 구조들(G1-G4)는 각각 NMOS 또는 PMOS일 수 있다. 상기 게이트 구조들(G1-G4)이 NMOS일 경우, 상기 반도체 기판(101)은 P형 웰 영역에 해당될 수 있고, 상기 소스/드레인 영역들(122)은 N형 불순물이 주입된 영역일 수 있다. 이와 반대로, 상기 게이트 구조들(G1-G4)이 PMOS일 경우, 상기 반도체 기판(101)은 N형 웰 영역에 해당될 수 있고, 상기 소스/드레인 영역들(122)은 P형 불순물이 주입된 영역일 수 있다.
도 1a 및 1c에서, 상기 게이트 절연층(160)은 상기 리세스부(R)의 표면에만 형성될 수 있다. 상기 게이트 절연층(160)은 상기 실리콘 기판(101)의 표면이 산화되어 형성된 실리콘 산화막일 수 있다. 상기 게이트 절연층(160)은 하부 보다 측부가 더 두껍게 형성될 수 있다. 이것은 도 1e를 참조하여 보다 상세하게 설명될 것이다.
도 1b 및 1d에서, 상기 게이트 절연층들(160, 166)은 제1 게이트 절연층(160) 및 제2 게이트 절연층(166)을 포함한다. 상기 제1 게이트 절연층(160)은 상기 리세스부(R)의 표면에만 형성될 수 있다. 상기 제2 게이트 절연층(166)은 상기 제1 게이트 절연층(160)의 위와 상기 게이트 전극(171)의 측면 상에 형성될 수 있다. 상기 제2 게이트 절연층(166)은 상기 제1 게이트 절연층(160)보다 유전율이 높은 절연층으로 형성될 수 있다. 예를 들어, 하프늄 산화물, 알루미늄 산화물, 탄탈룸 산화물 또는 기타 실리콘 산화물보다 유전율이 높은 절연물로 형성될 수 있다.
도 1a 내지 1d에서, 상기 게이트 전극(171)은 상기 제1 게이트 절연층(160) 및/또는 상기 제2 게이트 절연층(166) 상에 형성될 수 있다. 상기 게이트 전극(171)은 상기 게이트 스페이서들(132) 및/또는 상기 제2 게이트 절연층(166)에 양 측면이 감싸진 모양으로 형성될 수 있다. 상기 게이트 전극(171)은 금속, 금속 실리사이드 또는 금속 화합물을 포함할 수 있다. 예를 들어, TiN, Al, W, Co, Ni, Cu 또는 그 외 난 반응성 금속(refractory metals)을 포함할 수 있다.
도 1c 및 1d에서, 상기 게이트 스페이서들(132)은 상기 게이트 전극(171) 상에 형성될 수 있다. 또한, 상기 제2 게이트 절연층(166)이 형성될 경우, 상기 게이트 스페이서들(132)은 상기 제2 게이트 절연층(166)의 외부 측벽들 상에 형성될 수 있다. 상기 게이트 스페이서들(132)의 외부 측벽은 제1 층간 절연층(135)으로 감싸질 수 있다. 상기 게이트 스페이서들(132)은 상부의 폭이 하부의 폭보다 상대적으로 좁은 형태로 형성될 수 있다. 상기 게이트 스페이서들(132)의 상단부는 평평한 표면을 포함할 수 있다. 상기 게이트 스페이서들(132)의 평평한 상단부와 상기 게이트 전극(171)의 상부 표면은 동일한 높이로 형성될 수 있다. 보다 상세하게, 상기 게이트 스페이서들(132)의 상단부의 표면, 상기 게이트 전극(171)의 상부 표면 및 상기 제2 게이트 절연층(166)의 상단부의 표면들은 동일한 높이로 형성될 수 있다. 상기 동일한 높이로 형성된다는 의미는 상기 표면들이 일직선 상에 위치된다는 의미로 이해될 수 있다. 상기 게이트 스페이서들(132)은 실리콘 질화물 또는 실리콘 산화 질화물을 포함할 수 있다.
도 1a 내지 1d 에서, 소스/드레인 영역들(122)이 상기 게이트 스페이서들(132)의 외측에 해당하는 상기 반도체 기판(101) 내에 형성될 수 있다. 상기 소스/드레인 영역(122)은 상기 게이트 구조들(G1-G4)이 PMOS일 경우 보론을 포함할 수 있고, 상기 게이트 구조들(G1-G4)이 NMOS일 경우 인 및/또는 비소를 포함할 수 있다.
도 1e 및 1f를 참조하면, 상기 게이트 구조들(G1-G4)은 상상기 리세스 부들(R)는 트렌치 형태로 형성될 수 있다. 상기 리세스 부들(R)은 저면부(Rb, bottom surface), 좌측면부(Rl, left side surface) 및 우측면부(Rr, right side surface)를 포함할 수 있다. 상기 저면부(Rb)는 수평 방향으로 평평한 면(flat surface)을 포함할 수 있다. 또는, 상기 저면부(Rb)의 평평한 면은 상기 반도체 기판(101)의 표면과 평행한 방향으로 형성될 수 있다. 상기 좌측면부(Rl) 및 우측면부(Rr)는 저면부(Rb)의 양 측면에 기울어진(oblique) 형태로 형성될 수 있다. 보다 상세하게, 상기 반도체 기판(101)이 {100}, {010}, {001}, {011}, {101}, 또는 {110} 결정 평면 방향일 경우, 상기 좌측면부(Rl) 및 우측면부(Rr)는 {111} 결정 평면 방향으로 형성될 수 있다.
상기 리세스 부들(R)로 인하여 상기 게이트 구조들(G1-G4)의 채널들이 길어질 수 있다. 상세하게, 상기 게이트 구조들(G1-G4)의 채널들은 상기 리세스 부들(R)를 따라 아래 쪽으로 늘어진 모양으로 형성될 수 있다. 따라서, 상기 게이트 구조들(G1-G4)의 단채널 효과가 방지 또는 감소될 수 있다. 이 기술 및 효과는 RCAT(Recessed Channel Array Transistor) 또는 BCAT(Buried Channel Array Transistor)이라는 기술을 참조하여 이해될 수 있을 것이다. 상기 리세스 부들(R)로 인하여 상기 소스/드레인(122)이 상대적으로 상승된 모양으로 형성될 수 있다. 즉, 상승된 소스/드레인(elevated source drain)이라 불리는 구조와 유사한 모양으로 형성되어 그와 유사한 효과가 기대될 수 있다.
상기 저면부(Rb) 상에 형성된 상기 제1 게이트 절연층(160)의 두께보다, 상기 좌측면부(Rl) 및/또는 우측면부(Rr) 상에 형성된 상기 제1 게이트 절연층(160)의 두께가 상대적으로 더 두꺼울 수 있다. 통상적인 모스 트랜지스터 또는 게이트 구조에서, 전계(electric field)가 게이트 전극의 코너 부위에 집중된다. 따라서, 통상적인 모스 트랜지스터 또는 게이트 구조에서는 게이트 전극의 코너 부위에서 발생하는 수평 방향의 누설 전류에 대해 매우 취약하다. 그러나, 본 발명의 기술적 사상에 의한 반도체 소자는 상기 게이트 전극(171)의 코너 부위에서 상기 제1 게이트 절연층(160)이 상대적으로 두껍게 형성될 수 있으므로, 상술한 누설 전류를 방지 또는 크게 감소시킬 수 있다. 결론적으로, 본 발명의 기술적 사상에 의한 상기 리세스부(R)를 포함하는 게이트 구조(G)는 누설 전류가 적고, 채널 길이가 길어지기 때문에 성능이 향상된다. 이에 반해, 상기 제2 게이트 절연층(166)은 전체적으로 컨포멀하게 형성될 수 있다.
도 2a 내지 2d는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이고, 도 2e는 리세스부의 부분 확대도이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200a)는, PMOS 영역(PA) 및 NMOS 영역(NA)을 가진 반도체 기판(201), 상기 PMOS 영역(PA) 상에 형성된 제1 게이트 구조(Gp1) 및 임베디드 소스/드레인 영역들(250), 상기 NMOS 영역(NA) 상에 형성된 제2 게이트 구조(Gn1)를 포함한다. 상기 제1 게이트 구조(Gp1) 및 상기 제2 게이트 구조(Gn1)는 각각 제1 및 제2 리세스부들(Rp, Rn), 상기 제1 및 제2 리세스부(Rp, Rn) 상에 형성된 게이트 절연층(260), 상기 게이트 절연층(260) 상에 형성된 제1 및 제2 게이트 전극들(272, 274)을 포함한다. 상기 제1 및 제2 리세스부들(Rp, Rn)은 도 1e 및 2e를 참조하여 보다 상세하게 이해될 수 있을 것이다. 상기 반도체 소자(200a)는 상기 제1 및 제2 게이트 전극들(272, 274)의 측면을 감싸는 층간 절연층(235) 및 상면을 감싸는 캡핑층(275)을 더 포함할 수 있다.
도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200b)는, PMOS 영역(PA) 및 NMOS 영역(NA)을 가진 반도체 기판(201), 상기 PMOS 영역(PA) 상에 형성된 제1 게이트 구조(Gp2) 및 임베디드 소스/드레인 영역들(250), 상기 NMOS 영역(NA) 상에 형성된 제2 게이트 구조(Gn2)를 포함한다. 상기 제1 게이트 구조(Gp2) 및 상기 제2 게이트 구조(Gn2)는 각각 제1 및 제2 리세스부들(Rp, Rn), 상기 제1 및 제2 리세스부들(Rp, Rn) 상에 형성된 게이트 절연층들(260, 266), 및 상기 게이트 절연층들(260, 266) 상에 형성된 제1 및 제2 게이트 전극들(272, 274)을 포함한다. 상기 게이트 절연층들(260, 266)은 상기 제1 및 제2 게이트 전극들(272, 274)의 측벽들 상으로 연장될 수 있다. 상기 제1 및 제2 리세스부들(Rp, Rn)은 도 1f 및 2e를 참조하여 보다 상세하게 이해될 수 있을 것이다. 상기 반도체 소자(200b)는 상기 제1 및 제2 게이트 전극들(272, 274)의 측면을 감싸는 층간 절연층(235) 및 상면을 감싸는 캡핑층(275)을 더 포함할 수 있다.
도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200c)는 PMOS 영역(PA) 및 NMOS 영역(NA)을 가진 반도체 기판(201), 상기 PMOS 영역(PA) 상에 형성된 제1 게이트 구조(Gp3) 및 임베디드 소스/드레인 영역들(250), 상기 NMOS 영역(NA) 상에 형성된 제2 게이트 구조(Gn3)를 포함한다. 상기 제1 게이트 구조(Gp3) 및 상기 제2 게이트 구조(Gn3)는 각각 제1 및 제2 리세스부들(Rp, Rn), 상기 제1 및 제2 리세스부(Rp, Rn) 상에 형성된 게이트 절연층(260), 상기 게이트 절연층(260) 상에 형성된 제1 및 제2 게이트 전극들(272, 274), 및 상기 제1 및 제2 게이트 전극들(272, 274)의 측벽 상에 형성된 게이트 스페이서(233)를 포함한다. 상기 제1 및 제2 리세스부들(Rp, Rn)은 도 1e, 1f 및 2e를 참조하여 보다 상세하게 이해될 수 있을 것이다. 상기 반도체 소자(200c)는 상기 제1 및 제2 게이트 전극들(272, 274)의 측면을 감싸는 층간 절연층(235) 및 상면을 감싸는 캡핑층(275)을 더 포함할 수 있다.
도 2d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200d)는 PMOS 영역(PA) 및 NMOS 영역(NA)을 가진 반도체 기판(201), 상기 PMOS 영역(PA) 상에 형성된 제1 게이트 구조(Gp4) 및 임베디드 소스/드레인 영역들(250), 상기 NMOS 영역(NA) 상에 형성된 제2 게이트 구조(Gn4)를 포함한다. 상기 제1 게이트 구조(Gp4) 및 상기 제2 게이트 구조(Gn4)는 각각 제1 및 제2 리세스부들(Rp, Rn), 상기 제1 및 제2 리세스부들(Rp, Rn) 상에 형성된 게이트 절연층들(260, 266), 상기 게이트 절연층들(260, 266) 상에 형성된 제1 및 제2 게이트 전극들(272, 274), 및 상기 게이트 전극들(272, 274) 및/또는 상기 게이트 절연층들(260, 266)의 측벽 상에 형성된 게이트 스페이서(232)를 포함한다. 상기 게이트 절연층들(260, 266)은 상기 제1 및 제2 게이트 전극들(272, 274)의 측벽들 상으로 연장될 수 있다. 상기 제1 및 제2 리세스부들(Rp, Rn)은 도 1f 및 2e를 참조하여 보다 상세하게 이해될 수 있을 것이다. 상기 반도체 소자(200d)는 상기 제1 및 제2 게이트 전극들(272, 274)의 측면을 감싸는 층간 절연층(235) 및 상면을 감싸는 캡핑층(275)을 더 포함할 수 있다.
도 2a 내지 2d에서, 상기 반도체 기판(201), 상기 게이트 절연층들(260, 266), 상기 게이트 전극들(272, 274), 및 상기 게이트 스페이서들(232)은 도 1a 내지 1f 및 그 설명들을 참조하여 이해될 수 있을 것이다.
도 2a 내지 2d에서, 상기 임베디드 소스/드레인 영역들(250)은 트윈 시그마 (Σ) 형태 또는 산형(山形) 괄호(<>, angle brackets) 형태로 형성될 수 있다. 상기 임베디드 소스/드레인 영역들(250)은 에피택셜 성장 공정을 이용하여 형성될 수 있다. 구체적으로, 상기 임베디드 소스/드레인 영역들(250)은 게르마늄(Ge, germanium) 또는 탄소(C, carbon)을 함유하는 실리콘 물질로 형성될 수 있다. 구체적으로, SiGe 물질 또는 SiC 물질일 수 있다. 상기 제1 게이트 구조들(Gp1-Gp4)이 PMOS일 경우, 상기 임베디드 소스/드레인 영역들(250)은 SiGe 물질 영역일 수 있고, 상기 제1 게이트 구조(Gp1-Gp4)가 NMOS일 경우, 상기 임베디드 소스/드레인 영역들(250)은 SiC 물질 영역일 수 있다. 상기 SiGe 물질 또는 상기 SiC 물질은 각각 PMOS 및 NMOS에서 상기 제1 게이트 구조들(Gp1-Gp4)의 채널 영역에 스트레스(stress)를 줌으로써, 캐리어의 이동도를 증가시키는 효과가 있다. 예를 들어, 상기 SiGe 물질은 PMOS의 채널에 컴프레시브(compressive) 스트레스를 줌으로써, 정공의 이동도를 증가시킬 수 있고, 상기 SiC 물질은 NMOS의 채널에 텐사일(tensile) 스트레스를 줌으로써 전자의 이동도를 증가시킬 수 있다.
도 2e를 참조하면, 상기 임베디드 소스/드레인 영역들(250)은 기울어진 상측면부들(251, 252) 및 하측면부들(253, 254)을 포함한다. 상기 상측면부들(251, 252)은 상기 리세스 부(R)의 기울어진 측면들(Rl, Rr)과 각각 서로 d1 및/또는 d2만큼 이격되어 평행하게 형성될 수 있다. 상기 d1 및 d2는 설계 기준, 공정 표준 등에 따라 다양하게 설정될 수 있다. 상기 임베디드 소스/드레인 영역들(250)의 상기 기울어진 상측면부들(251, 252) 및 하측면부들(253, 254)은 상기 반도체 기판(201)의 표면과 각각 {111} 결정 평면 방향으로 기울어지게 형성될 수 있다. 상기 반도체 기판(201)의 결정 방향이 {100}, {010} 또는 {001} 일 경우, 상기 임베디드 소스/드레인 영역들(250)의 기울어진 상측면부들(251, 252) 및 하측면부들(253, 254)은 {111} 결정 방향으로 형성될 수 있다.
상기 임베디드 소스/드레인 영역들(250)의 기울어진 상측면부들(251, 252) 및 하측면부들(253, 254)은 상기 리세스부(R1)의 하부로 각각 연장되어 첨점부들(tips, 250lt, 250rt)에서 만날 수 있다. 상기 첨점부들(250lt, 250rt)은 종단면도에서는 하나의 점으로 보이지만, 평면도 또는 횡단면도에서는 각각 하나의 선으로 보일 것이다. 상기 첨점부들(250lt, 250rt)들은 소정의 거리(l)를 두고 이격될 수 있다. 상기 소정의 거리(l)는 상기 임베디드 소스/드레인 영역들(250)의 최단 거리일 수 있다.
상기 첨점부들(250lt, 250rt)의 위치는 상기 채널에 주는 스트레스의 크기와 관련이 있다. 구체적으로, 상기 첨점부들(250lt, 250rt)은 상기 반도체 기판(201), 즉 채널 영역에 대해 수평 방향으로 가장 큰 스트레스를 주는 위치이다. 즉, 상기 채널 영역은 상기 첨점부들(250lt, 250rt)이 형성된 위치를 중심으로 가장 강한 스트레스를 받게 된다. 따라서, 상기 첨점부들(250ip, 250rp)의 위치를 중심으로 캐리어의 이동도가 가장 크게 향상될 것이고, 따라서 전류의 흐름이 가장 크게 형성될 것이다. 이것은 트랜지스터의 성능 향상을 위해 좋은 정보를 제공할 것이다. 예를 들어, 상기 첨점부들(250lt, 250rt)의 적절한 위치를 설정하는 것이 트랜지스터의 성능에 가장 큰 영향을 줄 것이기 때문이다.
본 발명의 기술적 사상이 반영되지 않은 임베디드 영역 형성 기술들에 의하면, 임베디드 영역들의 측벽이 수직하게 형성될 것이다. 즉, 측벽에 상기 첨점부들(250lt, 250rt)과 같이 전류의 흐름에 기여할 수 있는 구성 요소가 형성되지 않는다. 만약, 통상적인 기술들에 의하여 상기 첨점부들(250lt, 250rt)과 유사한 구성 요소를 형성하고자 의도할지라도, 이온 주입 공정에 의하여 상기 반도체 기판(201)이 수직 방향으로 결합 손상(bonding damage)를 받기 때문에 수평 방향으로 임베디드 영역을 확장, 형성하는 것이 가능하지 않다. 무리하게 수평 방향으로 임베디드 영역을 확장하고자 할 경우, 이온 주입 공정 등의 영향으로 인하여 임베디드 영역이 수직 방향으로 더 깊게 형성될 것이고, 이것은 상기 반도체 기판(201)이 휘는 현상(warpage)을 유발하게 될 것이다. 상기 반도체 기판(201)이 휘는 현상을 방지하면서 상기 첨점부들(250lt, 250rt)과 유사한 구성 요소를 형성하려면, 이온을 주입하지 않고 상기 임베디드 영역을 형성하는 방법을 고려해 볼 수 있을 것이다. 그러나, 소스/드레인 영역은 전도성을 가져야 하므로 이온을 주입하지 않을 수 없다. 또는 임베디드 영역을 형성한 후 이온을 주입하는 것은 셀 트랜지스터들을 형성하는 공정과 호환되지 못하며, 복잡한 공정을 요구하기 때문에 좋지 않다. 본 발명의 기술적 사상은 상기 첨점부들(250lt, 250rt)의 위치를 임의로 설정할 수 있고, 특히 상기 리세스부(R1)의 저면부(Rb)로부터 원하는 깊이에 형성할 수 있다. 특히, 얕게 형성하는 것이 가능하다. 따라서, 본 발명의 기술적 사상은 반도체 소자(200)의 설계 기준 및/또는 공정 표준에 따라 다양하게 응용될 수 있다. 예를 들어, 상기 리세스부(R1)와 상기 임베디드 소스/드레인 영역들(250)의 거리(d1, d2) 및/또는 상기 첨점부들(250lt, 250rt)의 상호 거리(l) 등이 적절하게 조절될 수 있다.
도 3a 내지 3d는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다. 구체적으로 도 2a 내지 2d와 각각 비교하여 이해될 수 있다.
도 3a 내지 3d를 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(300a-300d)는, 도 2a 내지 2d에 도시된 반도체 소자들(200a-200d)과 비교하여, 상기 NMOS 영역(NA) 상에 형성된 제2 임베디드 소스/드레인 영역들(255)을 더 포함한다. 상기 제1 임베디드 소스/드레인 영역들(250)은 PMOS 영역(PA)에 형성되며, SiGe를 포함할 수 있다. 상기 제2 임베디드 소스/드레인 영역들(255)은 NMOS 영역(NA)에 형성되며 SiC를 포함할 수 있다. 그 외 설명되지 않은 구성 요소들은 본 명세서 전체적인 설명으로부터 충분히 이해될 수 있을 것이다.
도 4a 내지 도 4p는 본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다. 도 4a를 참조하면, 반도체 기판(101) 상에 제1 절연층(105), 제1 전도층(110), 및 제2 절연층(115)이 형성된다. 상기 반도체 기판(101)은 실리콘을 포함할 수 있다. 예를 들어, 결정 방향이 {100}, {010}, 또는 {001}인 단결정 실리콘 기판일 수 있다. 상기 제1 절연층(105)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 탄탈룸 산화물 또는 기타 산화물로 형성될 수 있다. 상기 제1 전도층(105)은 다결정 실리콘, 금속 실리사이드 또는 금속으로 형성될 수 있다. 상기 제2 절연층(110)은 실리콘 질화물 또는 실리콘 산화 질화물 등으로 형성될 수 있다. 보다 상세하게, 상기 제1 절연층(105)은 메모리 반도체 소자의 셀 영역 등에 형성되는 게이트 구조의 게이트 절연막과 동일한 물질로 형성될 수 있고, 상기 제1 전도층(110)은 메모리 반도체 소자의 셀 영역 등에 형성되는 게이트 구조의 게이트 전극과 동일한 물질로 형성될 수 있으며, 상기 제2 절연층(115)은 메모리 반도체 소자의 셀 영역 등에 형성되는 게이트 구조의 게이트 캡핑층과 동일한 물질로 형성될 수 있다. 따라서, 상기 제1 절연층(105)을 형성하는 공정은 상기 메모리 반도체 소자의 셀 영역 등에 형성되는 게이트 구조의 게이트 절연막을 형성하는 공정과 동시에 수행될 수 있고, 상기 제1 전도층(110)을 형성하는 공정은 상기 메모리 반도체 소자의 셀 영역 등에 형성되는 게이트 구조의 게이트 전극을 형성하는 공정과 동시에 수행될 수 있으며, 상기 제2 절연층(115)을 형성하는 공정은 상기 메모리 반도체 소자의 셀 영역 등에 형성되는 게이트 구조의 게이트 캡핑층을 형성하는 공정과 동시에 수행될 수 있다.
도 4b를 참조하면, 상기 제2 절연층(115) 상에 더미 게이트 패턴(120)을 형성하기 위한 제1 패터닝 마스크(125)가 형성된다. 이어서, 상기 제1 패터닝 마스크(125)를 식각 마스크로 상기 제2 절연층(115), 제1 전도층(110), 및 제1 절연층(105)이 식각되어 상기 더미 게이트 패턴(120)이 형성된다. 상기 더미 게이트 패턴(120)은 더미 게이트 절연층(105a), 더미 게이트 전극(110a) 및 더미 게이트 캡핑층(115a)을 포함한다. 상기 제1 패터닝 마스크(125)는 포토레지스트로 형성될 수 있다. 이 공정에서, 상기 반도체 기판(101)의 일부가 노출될 수 있다. 상기 더미 게이트 패턴(120)은 탑 모양(tower shaped) 또는 담벽 모양(wall shaped)으로 형성될 수 있다.
도 4c를 참조하면, 상기 더미 게이트 패턴(120)을 이온 주입 마스크로 상기 반도체 기판(101) 내에 불순물 이온이 주입될 수 있다. 이 공정에서 제1 농도를 가진 제1 소스/드레인 영역(122a)이 형성될 수 있다. 상기 불순물 이온은 형성하고자 하는 트랜지스터의 극성에 따라 P형 또는 N형이 주입될 것이다. 예를 들어, PMOS를 형성하고자 할 경우, 보론(B)이 주입될 수 있고, NMOS를 형성하고자 할 경우, 인(P) 또는 비소(As)가 주입될 수 있다. 이 공정에서, 상기 반도체 기판(101) 및 상기 더미 게이트 패턴(120)을 덮는 제1 이온 주입 버퍼층(121a)이 형성될 수 있다. 상기 제1 이온 주입 버퍼층(121a)은 실리콘 산화물로 형성될 수 있다. 본 공정은 선택적으로 수행될 수 있다. 즉, 본 공정은 생략될 수도 있다. 이온이 주입된 후, 상기 제1 이온 주입 버퍼층(121a)은 제거될 수 있다. 예를 들어, 상기 제1 이온 주입 버퍼층(121a)은 실리콘 산화물을 제거하는 공정 또는 세정 공정을 통하여 제거될 수 있다.
도 4d를 참조하면, 상기 반도체 기판(101) 및 상기 더미 게이트 패턴(120)을 덮는 스페이서 절연층(130)이 컨포멀하게 형성될 수 있다. 상기 스페이서 절연층(130)은 실리콘 질화물로 형성될 수 있다. 또는, 상기 스페이서 절연층(130)은 둘 이상의 다층으로 형성될 수도 있다. 예를 들어, 실리콘 산화물층이 먼저 형성되고, 그 위에 실리콘 질화물이 형성되어 상기 스페이서 절연층(130)이 형성될 수도 있다. 부가하여, 상기 스페이서 절연층(130)은 실리콘 산화물과 실리콘 질화물이 교대로 3층 이상 적층되어 형성될 수도 있다. 이 기술적 사상의 응용예로, 상기 제1 이온 주입 버퍼층(121a)이 상기 스페이서 절연층(130)의 일부로 이용될 수도 있다.
도 4e를 참조하면, 게이트 스페이서들(131)이 형성된다. 상기 게이트 스페이서들(131)은 상기 스페이서 절연층(130)이 이방성으로 식각됨으로써 형성될 수 있다.
도 4f를 참조하면, 상기 게이트 스페이서들(131) 및 더미 게이트 패턴(120)을 이온 주입 마스크로 불순물 이온이 한 번 더 주입될 수 있다. 이 공정에서 제2 소스/드레인 영역(122b)이 형성될 수 있다. 상기 제2 소스/드레인 영역(122b)은 상기 제1 소스/드레인 영역(122a)보다 높은 이온 농도 및 깊은 이온 분포를 가질 수 있다. 구체적으로, 상기 제2 소스/드레인 영역(122b)은 상대적으로 높은 도즈(dose) 및 높은 가속 전압을 이용하여 주입될 수 있다. 이후, 상기 제1 소스/드레인 영역(122a) 및 상기 제2 소스/드레인 영역(122b)은 각각 전체적으로 하나의 확산된 소스/드레인 영역(122)으로 형성될 수 있다. 다음 도면부터는 상기 확산된 소스/드레인 영역(122)으로 도시될 것이다. 상기 불순물 이온은 형성하고자 하는 트랜지스터의 극성에 따라 P형 또는 N형이 주입될 것이다. 예를 들어, PMOS를 형성하고자 할 경우, 보론(B)이 주입될 수 있고, NMOS를 형성하고자 할 경우, 인(P) 또는 비소(As)가 주입될 수 있다. 또한, 이 공정에서도 상기 반도체 기판(101), 상기 게이트 스페이서들(131), 및 상기 더미 게이트 패턴(120)을 덮는 제2 이온 주입 버퍼층(121b)이 형성될 수 있다. 상기 제2 이온 주입 버퍼층(121b)은 실리콘 산화물로 형성될 수 있다. 본 공정도 선택적으로 수행될 수 있다. 즉, 본 공정도 생략될 수도 있다.
도 4g를 참조하면, 전체적으로 절연물이 충분한 두께로 형성된 후, CMP 또는 에치백 같은 평탄화 공정이 수행되어 제1 층간 절연층(135)이 형성될 수 있다. 이 공정에서, 상기 게이트 스페이서들(132) 및 상기 더미 게이트 캡핑층(115b)의 상부가 부분적으로 평탄화될 수 있다. 즉, 전체적으로 상기 제1 층간 절연층(135), 상기 게이트 스페이서들(132) 및 상기 더미 게이트 캡핑층(115b)은 동일한 표면 높이로 형성될 수 있다.
도 4h를 참조하면, 상기 더미 게이트 캡핑층(115b), 상기 더미 게이트 전극(110a), 및 상기 더미 게이트 절연층(105a)이 제거되어 게이트 오프닝(Og)이 형성된다. 상기 게이트 오프닝(Og) 내에서 상기 반도체 기판(101)의 표면이 노출될 수 있다.
도 4i를 참조하면, 상기 게이트 오프닝(Og) 내의 반도체 기판(101)의 표면에 리세스부(R)가 형성된다. 상기 리세스부(R)는 저면부(Rb), 좌측면부(Rl), 및 우측면부(Rr)를 포함한다. 상기 저면부(Rb)는 상기 반도체 기판(101)의 표면과 평행하게 형성될 수 있다. 즉, 수평 방향으로 평평하게 형성될 수 있다. 상기 좌측면부(Rl) 및 우측면부(Rr)는 상기 저면부(Rb)와 소정의 각도로 기울어진 평면을 포함할 수 있다. 상기 소정의 각도는 이상적으로 54.74°일 수 있다. 예를 들어, 상기 반도체 기판(101)의 결정 방향이 {100}, {010}, 또는 {001} 방향일 경우, 상기 좌측면부(Rl) 및 우측면부(Rr)는 {111} 방향으로 형성될 수 있다. 상기 반도체 기판(101)을 결정 방향에 따라 다른 식각률을 갖는 식각 방법으로 식각하여 상기 리세스부(R)가 형성될 수 있다. 보다 상세하게, 상기 반도체 기판(101)이 암모니아수(NH4OH)를 이용하여 습식 식각될 경우, 상기 반도체 기판(101)의 결정 방향이 {100} 일 경우, {100}, {010}, 및 {001} 방향으로는 좋은 식각률을 보이고, {111} 방향으로는 좋지 않은 식각률을 보인다. 따라서, 도시된 모양처럼 각 방향에 평평한 표면을 포함하는 트렌치 모양의 상기 리세스부(R)가 형성될 수 있다. 이 공정은 액상의 암모니아수로부터 -OH기를 여기 시켜 상기 반도체 기판(101)을 식각하는 에천트로 활용할 수 있다.
도 4j를 참조하면, 상기 리세스부(R)에 노출된 상기 반도체 기판(101) 상에 제1 게이트 절연층(160)이 형성된다. 상기 제1 게이트 절연층(160)은 실리콘 산화물로 형성될 수 있다. 예를 들어, 상기 제1 게이트 절연층(160)은 상기 리세스부(R)에 노출된 상기 반도체 기판(101)의 표면이 산화되어 형성될 수 있다. 본 발명의 기술적 사상에서, 이 공정은 오존(O3)을 이용하는 공정이 적용될 수 있다. 특히, 오존수(ozone water)를 사용하여 상기 노출된 반도체 기판(101)이 습식 산화될 경우, {111} 결정 방향의 산화 반응이 {100}, {010} 또는 {001} 결정 방향의 산화 반응보다 빠르다. 즉, 도 1a 및 1b를 참조하여, 상기 리세스부(R)의 상기 저면부(Rb)보다 상기 양 측면부들(Rl, Rr) 상에 상기 제1 게이트 절연층(160)이 더 두껍게 형성될 수 있다.
도 4k를 참조하면, 상기 제1 게이트 절연층(160) 상에 제2 게이트 절연층(165)이 형성된다. 상기 제2 게이트 절연층(165)은 상기 제1 게이트 절연층(160), 상기 게이트 스페이서들(132)의 측벽, 및 상기 제1 층간 절연층(135) 상에 컨포멀하게 형성될 수 있다. 상기 제2 게이트 절연층(165)은 CVD 등의 공정을 이용하여 형성될 수 있다. 상기 제2 게이트 절연층(165)은 실리콘 산화물(SiO2), 하프늄 산화물(HfO), 알루미늄 산화물(Al2O3), 탄탈룸 산화물(TaO) 또는 절연물로 형성될 수 있다. 상기 제2 게이트 절연층(165)은 상기 제1 게이트 절연층(160)보다 상대적으로 유전율이 높은 절연물로 형성될 수 있다.
도 4l을 참조하면, 상기 제2 게이트 절연층(165) 상에 금속층(170)이 형성될 수 있다. 상기 금속층(170)은 상기 게이트 오프닝(Og)을 완전히 채우도록 형성될 수 있다. 상기 금속층(170)은 금속, 금속 실리사이드 또는 금속 화합물 중에서 하나 이상으로 형성될 수 있다. 구체적으로, TiN, 알루미늄, 텅스텐, 코발트, 구리 또는 기타 난반응성(refractory) 금속을 이용하여 형성될 수 있다.
도 4m을 참조하면, 게이트 전극(171)이 형성된다. 상기 게이트 전극(171)은 상기 금속층(170)이 평탄화 되어 형성될 수 있다. 구체적으로, 상기 게이트 전극(171)은 상기 금속층(170)이 상기 게이트 오프닝(Og) 내에만 남도록 평탄화 공정이 수행되어 형성될 수 있다. 이 공정에서 상기 제1 층간 절연층(135), 상기 게이트 스페이서들(132), 및 상기 제2 게이트 절연층(166)의 표면이 노출될 수 있다.
도 4n을 참조하면, 전면적으로 제1 스토퍼 층(175)이 형성될 수 있다. 앞서 언급되었듯이, 상기 제1 스토퍼 층(175)은 상기 제1 층간 절연층(135)보다 단단한 절연물로 형성될 수 있다. 예를 들어, 상기 제1 스토퍼 층(175)은 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있다.
도 4o를 참조하면, 제2 층간 절연층(180), 제2 스토퍼 층(177), 제3 층간 절연층(182) 및 배선들(185)이 형성될 수 있다. 상기 제2 층간 절연층(180) 및 상기 제3 층간 절연층(182)은 상기 제1 층간 절연층(135)과 같거나 유사한 물질로 형성될 수 있고, 상기 제2 스토퍼 층(177)은 상기 제1 스토퍼 층(175)과 같거나 유사한 물질로 형성될 수 있다. 상기 배선들(185)은 다결정 실리콘, 금속, 금속 실리사이드, 또는 금속 화합물로 형성될 수 있고, 금속 확산 장벽층을 포함할 수 있다.
도 4p를 참조하면, 상기 제3 층간 절연층(182) 상에 제3 스토퍼 층(179)이 형성될 수 있다. 상기 제3 스토퍼 층(179) 상에 제4 층간 절연층(184)이 형성될 수 있다. 상기 제1 내지 제4 층간 절연층들(135, 180, 182, 184)은 상기 제1 내지 제3 스토퍼 층들(175, 177, 179)보다 상대적으로 좋은 평탄화 특성을 가질 수 있다. 예를 들어, 상기 제1 내지 제4 층간 절연층들(135, 180, 182, 184)은 TEOS(tetra ethyl ortho silicate), TOSZ(tonen silazene), SiCHO, BPSG, USG 등과 같은 실리콘 산화물을 포함할 수 있다. 상기 제1 내지 제3 스토퍼 층들(175, 177, 179)은 상기 제1 내지 제4 층간 절연층들(135, 180, 182, 184)보다 단단한(denser) 특성을 가질 수 있다. 예를 들어, 상기 제1 내지 제3 스토퍼 층들(175, 177, 179)은 실리콘 질화물 또는 실리콘 산화 질화물 등을 포함할 수 있다. 금속 배선들(185, 187)이 상기 제2 스토퍼 층(177) 또는 상기 제3 스토퍼 층(179) 상에 형성될 수 있다. 상기 금속 배선들(185)은 상기 제2 내지 제4 층간 절연층들(180, 182, 184) 중 어느 하나에 덮인 모양으로 형성될 수 있다. 또는 상기 금속 배선(187)은 상기 제1 내지 제3 스토퍼 층들(175, 177, 179)을 관통하여 상기 제1 내지 제4 층간 절연층들(135, 180, 182, 184) 상에 형성될 수도 있다. 전도성 컨택 플러그(189)가 상기 제2 내지 제4 층간 절연층(180, 182, 184) 중 하나를 수직으로 관통하며 형성될 수 있다. 도면에서, 상기 컨택 플러그(189)는 금속 배선들(185, 187) 사이에 형성된 것으로 도시되었으나, 상기 반도체 기판(101)과 상기 금속 배선들(185, 187) 사이 또는 상기 게이트 전극(171)과 상기 금속 배선들(185, 187) 사이에 형성될 수도 있다.
도 5a 내지 5y는 본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 도 5a를 참조하면, PMOS 영역(PA, PMOS area) 및 NMOS 영역(NA, NMOS area)을 가진 반도체 기판(201) 상에 전면적으로 제1 절연층(205), 제1 전도층(210) 및 제2 절연층(215)이 형성된다. 이 공정은 도 4a 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5b를 참조하면, 상기 제2 절연층(215) 상에 더미 게이트 패턴들(220p, 220n)을 형성하기 위한 제1 패터닝 마스크(225)가 형성되고, 상기 제1 패터닝 마스크(225)를 식각 마스크로 상기 더미 게이트 패턴들(220p, 220n)이 형성된다. 이 공정은 도 4b 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5c 및 5d를 참조하면, NMOS 영역(NA) 또는 PMOS 영역(PA)를 선택적으로 노출시키는 영역 오프닝 패턴들(224an, 224ap)이 형성되고, 상기 더미 게이트 패턴들(220p, 220n)을 이온 주입 마스크로 상기 반도체 기판(201) 내에 불순물 이온들이 주입될 수 있다. 이 공정들에서, 각각 상대적으로 낮은 농도의 소스/드레인 영역들(222pa, 222na)이 형성될 수 있다. 상기 불순물 이온은 형성하고자 하는 트랜지스터의 극성에 따라 각각 P형 또는 N형이 주입될 것이다. 또, 상기 반도체 기판(201) 및 상기 더미 게이트 패턴들(220p, 220n)을 덮은 이온 주입 버퍼층들(221a, 223a)이 전면적 또는 선택적으로 형성될 수 있다. 상기 이온 주입 버퍼층들(221a, 223a)은 동일한 층일 수도 있고, 서로 다른 층일 수도 있다. 각각의 이온 주입 공정이 수행된 후, 상기 이온 주입 버퍼층들(221a, 223a)은 제거될 수 있다. 예를 들어, 상기 이온 주입 버퍼층들(221a, 223a)은 실리콘 산화물을 제거하는 공정 또는 세정 공정을 통하여 제거될 수 있다. 도 5c에 도시된 이온 주입 공정과 도 5d에 도시된 이온 주입 공정은 서로 순서가 바뀔 수도 있다. 상기 영역 오프닝 패턴들(224an, 224ap)은 포토레지스트로 형성될 수 있다. 이 공정들은 도 4c 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5e를 참조하면, 상기 반도체 기판(201) 및 상기 더미 게이트 패턴들(220p, 220n)을 덮는 스페이서 절연층(230)이 컨포멀하게 형성될 수 있다. 상기 스페이서 절연층(230)은 실리콘 질화물로 형성될 수 있다. 또는, 상기 스페이서 절연층(230)은 둘 이상의 다층으로 형성될 수도 있다. 예를 들어, 실리콘 산화물층이 먼저 형성되고, 그 위에 실리콘 질화물이 형성되어 상기 스페이서 절연층(230)이 형성될 수도 있다. 이 기술적 사상의 응용예로, 상기 이온 주입 버퍼층들(221a, 223a)이 상기 스페이서 절연층(230)의 일부로 이용될 수도 있다. 부가하여, 상기 스페이서 절연층(230)은 실리콘 산화물과 실리콘 질화물이 교대로 3층 이상 적층되어 형성될 수도 있다. 이 공정은 도 4d 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5f를 참조하면, 게이트 스페이서들(231)이 형성된다. 상기 게이트 스페이서들(231)은 상기 스페이서 절연층(230)이 이방성으로 식각됨으로써 형성될 수 있다. 이 공정은 도 4e 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5g 및 5h를 참조하면, NMOS 영역(NA) 또는 PMOS 영역(PA)를 선택적으로 노출시키는 영역 오프닝 패턴들(224bn, 224bp)이 형성되고, 상기 더미 게이트 패턴들(220p, 220n)을 이온 주입 마스크로 상기 반도체 기판(201) 내에 불순물 이온들이 주입될 수 있다. 이 공정들에서, 각각 상대적으로 높은 농도의 소스/드레인 영역들(222pb, 222nb)이 형성될 수 있다. 상기 불순물 이온은 형성하고자 하는 트랜지스터의 극성에 따라 각각 P형 또는 N형이 주입될 것이다. 이후, 상기 소스/드레인 영역들(222pa, 222pb, 222na, 222nb)은 각각 전체적으로 하나의 확산된 소스/드레인 영역(222p, 222n)으로 형성될 수 있다. 다음 도면부터는 상기 확산된 소스/드레인 영역(222p, 222n)으로 도시될 것이다. 또, 상기 반도체 기판(201) 및 상기 더미 게이트 패턴들(220p, 220n)을 덮은 이온 주입 버퍼층들(221b, 223b)이 전면적 또는 선택적으로 형성될 수 있다. 상기 이온 주입 버퍼층들(221b, 223b)은 동일한 층일 수도 있고, 서로 다른 층일 수도 있다. 각각의 이온 주입 공정이 수행된 후, 상기 이온 주입 버퍼층들(221b, 223b)은 제거될 수 있다. 예를 들어, 상기 이온 주입 버퍼층들(221b, 223b)은 실리콘 산화물을 제거하는 공정 또는 세정 공정을 통하여 제거될 수 있다. 도 5g에 도시된 이온 주입 공정과 도 5h에 도시된 이온 주입 공정은 서로 순서가 바뀔 수도 있다. 상기 영역 오프닝 패턴들(224bn, 224bp)은 포토레지스트로 형성될 수 있다. 이 공정들은 도 4f 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5i를 참조하면, 전면적으로 제1 하드 마스크 층(240)이 형성된다. 상기 제1 하드 마스크 층(240)은 실리콘 산화물로 컨포멀하게 형성될 수 있다.
도 5j를 참조하면, 제2 패터닝 마스크(244)가 형성된다. 상기 제2 패터닝 마스크(244)는 상기 PMOS 영역(PA)의 상기 게이트 스페이서(231)의 외측에 상기 제1 하드 마스크 층(240)을 선택적으로 노출시키는 오프닝들(Op)을 포함할 수 있다. 상기 제2 패터닝 마스크(244)는 포토레지스트로 형성될 수 있다. 이어서, 상기 제2 패터닝 마스크(244)를 식각 마스크로 상기 오프닝들(Op) 내에 노출된 상기 제1 하드 마스크 층(240)이 제거되어 상기 반도체 기판(201)의 표면이 노출될 수 있다. 즉, 상기 제1 하드 마스크 층(240)이 오픈 영역들을 포함하는 제1 하드 마스크 층(241)으로 형성될 수 있다. 이후, 상기 제2 패터닝 마스크(244)가 제거될 수 있다. 다음 도면부터는 도면이 복잡해지는 것을 피하기 위하여 상기 소스/드레인 영역들(222p, 222n)이 생략될 것이다.
도 5k를 참조하면, 상기 제2 하드 마스크 층(241)을 식각 마스크로 상기 노출된 반도체 기판(201)의 표면이 식각되어 트렌치들(245)이 형성될 수 있다. 상기 트렌치들(245)은 측벽이 수직에 가까운 모양으로 형성될 수 있다. 상기 트렌치들(245)은 바닥면이 전반적 또는 부분적으로 평평한 모양으로 형성될 수 있다. 이 공정은 이방성 및/또는 등방성 건식 식각 공정이 사용될 수 있다. 이 공정에서, 상기 제1 하드 마스크 패턴(241)의 밑 부분에 언더컷(U)이 형성될 수 있다.
도 5l을 참조하면, 임베디드 영역들(246)이 형성된다. 이 공정은 상기 제1 하드 마스크 패턴(241)을 식각 마스크로 암모니아수(NH4OH) 등을 이용하여 수행될 수 있다. 보다 상세하게, 상기 식각 공정은 상기 반도체 기판(201)의 표면과 기울어진 방향으로는 상대적으로 식각률이 낮고, 상기 반도체 기판(201)의 표면과 평행한 방향 또/및 또는 상기 반도체 기판(201)의 표면과 수직한 방향으로는 상대적으로 식각률이 높은 공정으로 이해될 수 있다. 보다 상세하게, 상기 암모니아수를 이용한 식각 공정은 실리콘 결정 방향이 {111}인 방향으로는 상대적으로 식각 능력이 낮고, {100}, {010} 또는 {001} 방향으로는 식각 능력이 상대적으로 높다. 따라서, 이 공정을 컨트롤하여 도시된 것과 같은 트윈 시그마(Σ) 모양 또는 육각형 같은 다각형 모양의 임베디드 영역들(246)이 형성될 수 있다. 이 공정은 SC-1, 희석된 HF 및/또는 순수한 물 등을 이용한 습식 공정들이 더 포함될 수 있다. 상기 임베디드 영역들(246)에 대한 상세한 설명은 도 2a 및 2b를 참조하여 이미 설명되었다.
도 5m를 참조하면, 임베디드 소스/드레인 영역들(250)이 형성된다. 보다 상세하게, 상기 임베디드 소스/드레인 영역들(246)에 선택적인 에피택셜 성장(SEG, selective epitaxial growth) 공정이 수행되어 SiGe를 포함하는 상기 임베디드 소스/드레인 영역들(250)이 형성될 수 있다. 상기 임베디드 소스/드레인 영역들(250)은 상기 반도체 기판(201)의 표면보다 높게 돌출될 수 있다. 상기 SiGe를 포함하는 임베디드 소스/드레인 영역들(250)은 상기 반도체 기판(201)에 컴프레시브 스트레스(compressive stress)를 가할 수 있다. 상기 반도체 기판(201)이 컴프레시브 스트레스를 받으면 PMOS에서 캐리어로 사용되는 정공(holes)의 이동도가 개선되는 것으로 알려져 있다. 본 발명의 기술적 사상에 의하여, 상기 PMOS(PA) 영역에 형성된 더미 게이트 패턴(220p)의 하부가 상대적으로 더 강한 컴프레시브 스트레스를 받게 된다. 따라서, 상기 PMOS의 성능이 보다 더 개선될 수 있다. 이후, 상기 제1 하드 마스크 패턴(241)이 제거될 수 있다. 도면에서, 상기 임베디드 소스/드레인 영역들(250)의 모양은 이상적인 모양이 도시된 것이다. 세부 공정 조건들에 따라, 상기 임베디드 소스/드레인 영역들(250)의 모양은 조금 다른 모양으로 형성될 수 있다.
도 5n을 참조하면, 전면적으로 제1 층간 절연층(235)이 형성된다. 상기 제1 층간 절연층(235)은 충분한 두께로 형성된 후, CMP 또는 에치백 등의 평탄화 공정을 이용하여 상기 게이트 스페이서들(232) 및 더미 게이트 캡핑층(215b)의 상단부와 동일한 높이로 형성될 수 있다. 이 공정에서, 상기 게이트 스페이서들(232) 및 더미 게이트 캡핑층(215b)은 상단부에 평평한 면을 포함하게 될 수 있다. 이 공정은 도 4g 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5o를 참조하면, 상기 게이트 오프닝들(Og)이 형성된다. 상기 게이트 오프닝들(Og)은 상기 더미 게이트 패턴들(220p, 220n)이 제거되어 형성될 수 있다. 이 공정은 도 4h 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5p를 참조하면, 상기 게이트 오프닝들(Og) 내에 노출된 상기 반도체 기판(201)의 표면부들이 식각되어 리세스부들(R)이 형성된다. 이 공정은 도 4i 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5q를 참조하면, 상기 리세스부(R)에 노출된 상기 반도체 기판(201) 상에 제1 게이트 절연층(260)이 형성된다. 상기 제1 게이트 절연층(260)은 실리콘 산화물로 형성될 수 있다. 예를 들어, 상기 제1 게이트 절연층(260)은 상기 리세스부(R)에 노출된 상기 반도체 기판(201)의 표면이 산화되어 형성될 수 있다. 이 공정은 도 4j 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5r를 참조하면, 상기 제1 게이트 절연층(260) 상에 제2 게이트 절연층(265)이 형성된다. 상기 제2 게이트 절연층(265)은 상기 제1 게이트 절연층(260), 상기 게이트 스페이서들(232)의 측벽, 및 상기 제1 층간 절연층(235) 상에 컨포멀하게 형성될 수 있다. 상기 제2 게이트 절연층(265)은 CVD 등의 공정을 이용하여 형성될 수 있다. 상기 제2 게이트 절연층(265)은 실리콘 산화물(SiO2), 하프늄 산화물(HfO), 알루미늄 산화물(Al2O3), 탄탈룸 산화물(TaO) 또는 절연물로 형성될 수 있다. 상기 제2 게이트 절연층(265)은 상기 제1 게이트 절연층(260)보다 상대적으로 유전율이 높은 절연물로 형성될 수 있다. 도 4k 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5s를 참조하면, 상기 제2 게이트 절연층(265) 상에 제1 금속층(270)이 형성될 수 있다. 상기 제1 금속층(270)은 상기 게이트 오프닝(Og)을 완전히 채우도록 형성될 수 있다. 상기 제1 금속층(270)은 금속, 금속 실리사이드 또는 금속 화합물 중에서 하나 이상으로 형성될 수 있다. 구체적으로, TiN, 알루미늄, 텅스텐, 코발트, 구리 또는 기타 난반응성(refractory) 금속을 이용하여 형성될 수 있다. 이 공정은 도 4l 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5t를 참조하면, 상기 제1 금속층(270) 상에 제3 하드 마스크 층(290)이 형성되고, 상기 제3 하드 마스크 층(290) 상에 NMOS 영역을 노출시키는 제3 패터닝 마스크(298)가 형성된다. 상기 제3 하드 마스크 층(290)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등으로 형성될 수 있고, 상기 제3 패터닝 마스크(298)는 포토레지스트로 형성될 수 있다.
도 5u를 참조하면, 상기 NMOS 영역(NA)에 노출된 상기 제3 하드 마스크 층(290)이 제거된다. 이 공정에서, 상기 NMOS 영역(NA)에서 상기 제1 금속층(270)이 노출될 수 있다. 이후, 상기 제3 패터닝 마스크 층(298)이 제거될 수 있다.
도 5v를 참조하면, 상기 제3 하드 마스크 층(291)을 식각 마스크로 상기 NMOS 영역(NA)에 노출된 상기 제1 금속층(270)이 제거될 수 있다. 이 공정에서, 상기 제2 게이트 절연층(265)이 노출될 수 있다.
도 5w를 참조하면, 상기 노출된 제2 게이트 절연층(265) 상에 제2 금속층(273)이 형성된다. 상기 제2 금속층은 상기 제3 하드 마스크 층(291) 상에도 형성될 수 있다.
도 5x를 참조하면, 평탄화 공정이 수행되어 제1 게이트 전극(272) 및 제2 게이트 전극(273)이 형성된다. 이 공정은 상기 제2 금속층(273), 상기 제3 하드 마스크 층(291) 및 상기 제1 금속층(271)이 평탄화되어 상기 제1 층간 절연층(235), 상기 게이트 스페이서들(233), 및 상기 제2 게이트 절연층(266)의 상단부가 노출될 수 있다.
도 5y를 참조하면, 전면적으로 제1 스토퍼 층(275)이 형성될 수 있다, 상기 제1 스토퍼 층(275)은 상기 제1 층간 절연층(235)보다 상대적으로 단단한 물질로 형성될 수 있다. 예를 들어, 상기 제1 스토퍼 층(275)은 실리콘 질화물 또는 실리콘 산화 질화물로 형성될 수 있다. 이후, 도 4o 및 4p를 참조하여 설명된 공정들이 수행될 수 있다.
도 6a 내지 6e는 본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 도 6a를 참조하면, 상기 도 5a 내지 도 5m 및 그 설명들을 참조한 공정들이 수행된 후, 전면적으로 제4 하드 마스크(240a)가 형성될 수 있다. 상기 제4 하드 마스크(245a)를 형성하는 공정은 도 5i에 설명된 상기 제1 하드 마스크 층(240)을 형성하는 공정을 참조하여 이해될 수 있을 것이다.
도 6b를 참조하면, 제4 패터닝 마스크(244a)가 형성된다. 상기 제4 패터닝 마스크(244a)는 상기 NMOS 영역(NA)의 상기 게이트 스페이서(231)의 외측에 상기 제4 하드 마스크 층(240a)을 선택적으로 오출 시키는 오프닝들(On)을 포함할 수 있다. 상기 제4 패터닝 마스크(244a)는 포토레지스트로 형성될 수 있다. 이어서, 상기 제4 패터닝 마스크(244a)를 식각 마스크로 상기 오프닝들(On) 내에 노출된 상기 제4 하드 마스크 층(240a)이 제거되어 상기 반도체 기판(201)의 표면이 노출될 수 있다. 즉, 상기 제4 하드 마스크 층(240a)이 오픈 영역들을 포함하는 제4 하드 마스크 층(241a)으로 형성될 수 있다. 이후, 상기 제4 패터닝 마스크(244a)가 제거될 수 있다. 도 5j 및 그 설명을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 6c를 참조하면, 상기 제4 하드 마스크 층(241a)을 식각 마스크로 상기 노출된 반도체 기판(201)의 표면이 식각되어 트렌치들(245a)이 형성될 수 있다. 이 공정에서도 상기 제4 하드 마스크 패턴(241a)의 밑 부분에 언더컷(Ua)이 형성될 수 있다. 이 공정은 도 5k 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 6d를 참조하면, 임베디드 영역들(246a)이 형성된다. 이 공정은 도 5l 및 그 설명을 참조하여 이해될 수 있다.
도 6e를 참조하면, 임베디드 소스/드레인 영역들(255)이 형성된다. 보다 상세하게 임베디드 소스/드레인 영역들(246a)에 선택적인 에피택셜 성장 공정이 수행되어 SiC를 포함하는 상기 임베디드 소스/드레인 영역들(250a)이 형성될 수 있다. 이 공정은 도 5m 및 그 설명을 참조하여 보다 상세하게 이해될 수 있다. 이후, 도 5n 내지 5z를 참조하여 설명된 공정들이 수행될 수 있다.
도 7a는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다. 도 7a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자가 실장된 반도체 모듈(400)은 모듈 기판(410), 상기 모듈 기판(410) 상에 배치된 복수 개의 반도체 소자들(420), 상기 모듈 기판(410)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(420)과 전기적으로 각각 연결되는 모듈 접촉 단자들(430)을 포함한다. 상기 모듈 기판(410)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(410)이 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(410)의 앞면 및 뒷면에 모두 상기 반도체 소자들(420)이 배치될 수 있다. 도 7a에는 상기 모듈 기판(410)의 앞면에 8개의 상기 반도체 소자들(420)이 배치된 것으로 보여지나, 이것은 예시적인 것이다. 또, 반도체 소자들(420) 또는 반도체 패키지들을 컨트롤하기 위한 별도의 컨트롤러 또는 칩 셋을 더 포함할 수 있다. 따라서, 도 7a에 도시된 반도체 소자들(420)의 수가 반드시 하나의 반도체 모듈(400)을 구성하기 위한 필수적인 모양은 아니다. 상기 반도체 소자들(420) 중 적어도 하나가 본 발명의 기술적 사상의 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중의 하나일 수 있다. 상기 모듈 접촉 단자들(430)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(430)은 상기 반도체 모듈(400)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(430)의 개수는 특별한 의미를 갖지 않는다.
도 7b는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 7b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(500, electronic circuit board)은 회로 기판(510, circuit board) 상에 배치된 마이크로프로세서(520, microprocessor), 상기 마이크로프로세서(520)와 통신하는 주 기억 회로(530, main storage circuit) 및 부 기억 회로(540, supplementary storage circuit), 상기 마이크로프로세서(520)로 명령을 보내는 입력 신호 처리 회로(550, input signal processing circuit), 상기 마이크로프로세서(520)로부터 명령을 받는 출력 신호 처리 회로(560, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(570, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다. 상기 마이크로프로세서(520)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(510)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(520)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(530)는 상기 마이크로프로세서(520)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(530)는 빠른 속의 응답이 필요하므로, 반도체 메모리 소자로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(530)는 캐시(cache)로 불리는 반도체 메모리 소자일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리 소자들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리 소자로 구성될 수 있다. 부가하여, 상기 주 기억 회로(530)는 휘발성 또는 비휘발성 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(530)는 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다. 상기 부 기억 회로(540)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(540)는 상기 주 기억 회로(530)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(540)는 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(540)는 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다. 상기 입력 신호 처리 회로(550)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(520)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(550)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(550)는 본 발명의 기술적 사상에 의한 반도체 소자들 또는 그 반도체 소자를 포함하는 반도체 모듈(400)을 적어도 하나 이상 포함할 수 있다. 상기 출력 신호 처리 회로(560)는 상기 마이크로 프로세서(520)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(560)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(560)는 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다. 상기 통신 회로(570)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(550) 또는 출력 신호 처리 회로(560)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(570)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(570)는 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다.
도 7c는 본 발명의 기술적 사상에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 7c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(600)은, 제어부(610, control unit), 입력부(620, input unit), 출력부(630, output unit), 및 저장부(640, storage unit)를 포함하고, 통신부(650, communication unit) 및/또는 기타 동작부(660, operation unit)를 더 포함할 수 있다. 상기 제어부(310)는 상기 전자 시스템(600) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(610)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(500)을 포함할 수 있다. 또, 상기 제어부(610)는 본 발명의 기술적 사상에 의한 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다. 상기 입력부(620)는 상기 제어부(610)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(620)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(620)는 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다. 상기 출력부(630)는 상기 제어부(610)로부터 전기적 명령 신호를 받아 상기 전자 시스템(600)이 처리한 결과를 출력할 수 있다. 상기 출력부(630)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(630)는 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다. 상기 저장부(640)는 상기 제어부(610)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(640)는 상기 제어부(610)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(640)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(640)는 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다. 상기 통신부(650)는 상기 제어부(610)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(650)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(650)는 본 발명의 기술적 사상에 의한 반도체 소자들(100a-100d, 200a-200d, 300a-300d) 중 적어도 하나를 포함하는 반도체 모듈(400)을 포함할 수 있다. 상기 동작부(660)는 상기 제어부(610)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(660)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
이상, 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자의 구조들을 구현하는 방법을 전체적으로 설명하였다. 본 설명으로부터 본 명세서에 예시된 도면들 및 그 설명들에 설명된 다양한 실시예들 및 응용 실시예들이 구현될 수 있다는 것은 본 발명이 속하는 기술 분야에 종사하는 기술자에게 충분히 이해될 수 있을 것이다. 그 외, 도면에 참조 부호가 표시되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 반도체 소자 101: 반도체 기판
122: 소스/드레인 영역 132: 게이트 스페이서
135: 제1 층간 절연층 160: 제1 게이트 절연층
166: 제2 게이트 절연층 171: 게이트 전극
175: 제1 스토퍼 층 177: 제2 스토퍼 층
179: 제3 스토퍼 층 180: 제2층간 절연층
182: 제3층간 절연층 184: 제4층간 절연층
185, 187: 금속 배선 189: 컨택 플러그
200, 300: 반도체 소자 201: 반도체 기판
222: 소스/드레인 영역 233: 게이스 스페이서들
235: 제1 층간 절연층 250, 255: 임베디드 소스/드레인 영역
260: 제1 게이트 절연층 266: 제2 게이트 절연층
272: 제1 게이트 전극 274: 제2 게이트 전극
275: 제1 스토퍼 층 277: 제2 스토퍼 층
279: 제3 스토퍼 층 280: 제2층간 절연층
282: 제3층간 절연층 284: 제4층간 절연층
285, 287: 금속 배선 289: 컨택 플러그
300: 반도체 소자
G: 게이트 구조 R: 리세스부

Claims (10)

  1. 반도체 기판,
    상기 반도체 기판 상에 형성되고, 저면부 및 상기 저면부와 소정의 각도로 기울어진 측면부를 포함하는 리세스부,
    상기 저면부 및 상기 측면부 상에 형성된 게이트 절연층, 및
    상기 게이트 절연층 상에 형성된 게이트 전극을 포함하고,
    상기 저면부 및 상기 측면부는 모두 평평한 면들을 포함하되,
    상기 게이트 절연층은, 상기 저면부 상에는 상대적으로 얇게 형성되고, 상기 측면부 상에는 상대적으로 두껍게 형성된 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 기판의 결정 평면 방향은 {100}, {010}, {001}, {110}, {101}, 또는 {011}이고, 및
    상기 측면부의 결정 평면 방향은 {111}인 반도체 소자.
  3. 제1항에 있어서,
    상기 리세스부는 적어도 두 개의 측면부들을 포함하고, 상기 측면부들은 상기 저면부의 양 쪽에 형성되는 반도체 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트 전극의 측벽들 상의 게이트 스페이서들을 더 포함하되,
    상기 게이트 절연층은 상기 반도체 기판 상에만 직접적으로 형성된 제1 게이트 절연층, 및
    상기 제1 게이트 절연층 및 상기 게이트 스페이서들의 측벽들 상에 컨포멀하게 형성된 제2 게이트 절연층을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 게이트 절연층은 실리콘 산화물이고, 상기 제2 게이트 절연층은 상기 제1 게이트 절연층보다 상대적으로 높은 유전율의 절연물로 형성되는 반도체 소자.
  7. 제1 영역과 제2 영역을 포함하는 반도체 기판, 및
    상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고,
    상기 제1 게이트 구조는,
    상기 반도체 기판 상에 형성된 제1 게이트 절연층,
    상기 제1 게이트 절연층 상에 형성된 제1 게이트 전극층,
    상기 제1 게이트 전극층의 측벽들 상의 제1 게이트 스페이서들,
    상기 제1 게이트 스페이서들 사이에 형성되고, 상기 반도체 기판 내에 형성되며, 저면부 및 상기 저면부와 소정의 각도로 기울어진 측면부를 포함하는 리세스부, 및
    상기 제1 게이트 전극층의 외측에 해당되는 상기 반도체 기판 내에 형성되고, 기울어진 상측면부들을 포함하는 임베디드 소스/드레인 영역들을 포함하되,
    상기 제1 게이트 절연층은, 상기 저면부 상에는 상대적으로 얇게 형성되고, 상기 측면부 상에는 상대적으로 두껍게 형성된 반도체 소자.
  8. 제7항에 있어서,
    상기 기울어진 상측면부는 상기 제1 게이트 절연층의 하부로 연장되고,
    상기 임베디드 소스 드레인 영역은 상기 제1 게이트 절연층의 좌측 하부에 형성된 제1 임베디드 소스/드레인 영역, 및 상기 제1 게이트 절연층의 우측 하부에 형성된 제2 임베디드 소스/드레인 영역을 포함하고,
    상기 제1 임베디드 소스/드레인 영역의 기울어진 상측면부가 상기 제1 게이트 절연층의 하부로 연장된 부분의 제1 끝점과,
    상기 제2 임베디드 소스/드레인 영역의 기울어진 상측면부가 상기 제1 게이트 절연층의 하부로 연장된 부분의 제2 끝점은 상기 제1 게이트 절연층의 하부에 위치하고,
    상기 제1 끝점 및 상기 제2 끝점은 상기 제1 임베디드 소스/드레인 영역과 상기 제2 임베디드 소스/드레인 영역의 최단거리인 반도체 소자.
  9. 삭제
  10. 제1 영역과 제2 영역을 포함하는 반도체 기판, 및
    상기 제1 영역 및 제2 영역에 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고,
    상기 제1 게이트 구조는,
    상기 반도체 기판 상에 형성되고, 제1 저면부 및 상기 제1 저면부와 소정의 각도로 기울어진 제1 측면부를 포함하는 제1 리세스부,
    상기 제1 저면부 및 상기 제1 측면부 상에 형성된 제1 게이트 절연층, 및
    상기 제1 게이트 절연층 상에 형성된 제1 게이트 전극, 및
    상기 반도체 기판 내에 형성되고, 제1 기울어진 상측면부들을 포함하는 제1 임베디드 소스/드레인 영역을 포함하고, 및
    상기 제1 저면부 및 상기 제1 측면부는 각각 평평한 면들을 포함하고,
    상기 제1 게이트 절연층은, 상기 제1 저면부 상에는 상대적으로 얇게 형성되고, 상기 제1 측면부 상에는 상대적으로 두껍게 형성되고, 및
    상기 제2 게이트 구조는,
    상기 반도체 기판 상에 형성되고, 제2 저면부 및 상기 제2 저면부와 소정의 각도로 기울어진 제2 측면부를 포함하는 제2 리세스부,
    상기 제2 저면부 및 상기 제2 측면부 상에 형성된 제2 게이트 절연층, 및
    상기 제2 게이트 절연층 상에 형성된 제2 게이트 전극을 포함하고,
    상기 제2 저면부 및 상기 제2 측면부는 각각 평평한 면들을 포함하는 반도체 소자.
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