CN115692413A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，第一晶体管结构包括第一沟道层、第一栅电极层、以及第一源漏掺杂层，第一沟道层沿第一方向延伸，第一栅电极层沿第二方向延伸，且第一方向和第二方向具有第一夹角，第一晶体管结构具有位于第一栅电极层一侧的键合面；键合层，位于第一晶体管结构的键合面上；第二晶体管结构，位于键合层上，第二晶体管结构包括第二沟道层、第二栅电极层、以及第二源漏掺杂层，第二沟道层沿第三方向延伸，第二栅电极层沿第四方向延伸，且第三方向和第四方向具有第二夹角，第二夹角与所述第一夹角不相等。第一晶体管结构中的第一栅电极层和第一源漏掺杂层均被第二晶体管结构完全遮挡的概率较低，有利于节约所述半导体结构的占用面积。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式晶体管过渡。

其中，垂直堆叠组成的互补场效应晶体管(complementary FET，CFET)是一种具革命性的三维立体式的晶体管。在CFET结构中，彼此垂直堆叠的PMOS晶体管和NMOS晶体管构成互补器件，但对于节省面积、提高晶体管集成密度方面，还有待于进一步提升。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于节约所述半导体结构的占用面积。

为解决上述问题，本发明实施例提供一种半导体结构，包括：第一晶体管结构，包括基底、位于所述基底上的第一沟道层、覆盖所述第一沟道层的第一栅介质层、覆盖所述第一栅介质层的第一栅电极层、以及位于所述第一栅电极层两侧的基底上的第一源漏掺杂层，所述第一源漏掺杂层与位于所述第一栅电极层下方的第一沟道层端部相接触，所述第一沟道层沿第一方向延伸，所述第一栅电极层沿第二方向延伸，且所述第一方向和第二方向具有第一夹角，所述第一晶体管结构具有位于所述第一栅电极层一侧的键合面；键合层，位于所述第一晶体管结构的键合面上；第二晶体管结构，位于所述键合层上，所述第二晶体管结构包括第二沟道层、覆盖所述第二沟道层的第二栅介质层、覆盖所述第二栅介质层的第二栅电极层、以及位于所述第二栅电极层两侧的键合层上的第二源漏掺杂层，所述第二源漏掺杂层与位于所述第二栅电极层下方的第二沟道层端部相接触，所述第二沟道层沿第三方向延伸，所述第二栅电极层沿第四方向延伸，且所述第三方向和第四方向具有第二夹角，所述第二夹角与所述第一夹角不相等。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：形成第一晶体管结构，所述第一晶体管结构包括第一基底、位于所述第一基底上的第一沟道层、覆盖所述第一沟道层的第一栅介质层、覆盖所述第一栅介质层的第一栅电极层、以及位于所述第一栅电极层两侧的第一基底上的第一源漏掺杂层，所述第一源漏掺杂层与位于所述第一栅电极层下方的第一沟道层端部相接触，所述第一晶体管结构具有位于所述第一栅电极层一侧的键合面，其中，所述第一沟道层沿第一方向延伸，所述第一栅电极层沿第二方向延伸，且所述第一方向和第二方向具有第一夹角；利用键合层将第二基底键合在所述键合面上；图形化所述第二基底，形成沿所述第三方向延伸的第二沟道层；形成覆盖所述第二沟道层的第二栅介质层、横跨所述第二沟道层且覆盖所述第二栅介质层的第二栅电极层、以及位于所述第二栅电极层两侧的键合层上的第二源漏掺杂层，所述第二栅电极层沿所述第四方向延伸，所述第四方向与第三方向具有第二夹角，所述第二源漏掺杂层与位于所述第二栅电极层下方的第二沟道层端部相接触，所述第二栅电极层、第二栅介质层、第二源漏掺杂层和第二沟道层用于构成第二晶体管结构，其中，所述第二夹角与第一夹角不相等。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构中，对于第一晶体管结构，所述第一沟道层沿第一方向延伸，所述第一栅电极层沿第二方向延伸，且所述第一方向和第二方向具有第一夹角，对于第二晶体管结构，所述第二沟道层沿第三方向延伸，所述第二栅电极层沿第四方向延伸，且所述第三方向和第四方向具有第二夹角，所述第二夹角与第一夹角不相等，则易于使第一晶体管结构中的第一沟道层和第二晶体管结构中的第二沟道层以及第二栅电极层在水平方向上错开，使第一晶体管结构中的第一栅电极层和第二晶体管结构中的第二沟道层以及第二栅电极层在水平方向上错开，并且，即使所述第一晶体管结构中的第一沟道层与所述第二晶体管结构中的第二沟道层或第二栅电极层在水平方向上重合，由于所述第二夹角与第一夹角不相等，因此，仍可以保障所述第一晶体管结构中的第一栅电极层不被所述第二晶体管结构完全遮挡，同理，即使所述第一晶体管结构中的第一栅电极层与所述第二晶体管结构中的第二沟道层或第二栅电极层在水平方向上重合，由于所述第二夹角与第一夹角不相等，因此，仍可以保障所述第一晶体管结构中的第一沟道层在水平方向上不被所述第二晶体管结构完全遮挡，也就是说，第一晶体管结构中的第一栅电极层和第一源漏掺杂层均被第二晶体管结构完全遮挡的概率较低，相应的，当需要将第一晶体管结构中的第一源漏掺杂层或第一栅电极层的电性引出时，例如，当需要形成与第一源漏掺杂层电连接的源漏插塞(contact，CT)，或者，形成与第一栅电极层电连接的栅极插塞时，能够降低插塞的形成工艺受到第二晶体管结构的阻挡的概率，从而易于将第一晶体管结构中第一栅电极层或第一源漏掺杂层的电性引出，并且，将第一晶体管结构中的第一源漏掺杂层或第一栅电极层的电性引出时，无需过多延长所述第一源漏掺杂层和第一栅电极层的长度，即可形成相应的源漏插塞和栅极插塞，从而有利于节约所述半导体结构的占用面积。

本发明实施例提供的半导体结构的形成方法中，形成所述第一晶体管结构时，所述第一沟道层沿第一方向延伸，所述第一栅电极层沿第二方向延伸，且所述第一方向和第二方向具有第一夹角，形成所述第二晶体管结构时，图形化所述第二基底，形成沿第三方向延伸的第二沟道层，所述第二栅电极层沿第四方向延伸，所述第四方向与第三方向具有第二夹角，其中，所述第二夹角与第一夹角不相等，则易于使第一晶体管结构中的第一沟道层和第二晶体管结构中的第二沟道层以及第二栅电极层在水平方向上错开，使第一晶体管结构中的第一栅电极层和第二晶体管结构中的第二沟道层以及第二栅电极层在水平方向上错开，并且，即使所述第一晶体管结构中的第一沟道层与所述第二晶体管结构中的第二沟道层或第二栅电极层在水平方向上重合，由于所述第二夹角与第一夹角不相等，因此，仍可以保障所述第一晶体管结构中的第一栅电极层不被所述第二晶体管结构完全遮挡，同理，即使所述第一晶体管结构中的第一栅电极层与所述第二晶体管结构中的第二沟道层或第二栅电极层在水平方向上重合，由于所述第二夹角与第一夹角不相等，因此，仍可以保障所述第一晶体管结构中的第一沟道层在水平方向上不被所述第二晶体管结构完全遮挡，也就是说，第一晶体管结构中的第一栅电极层和第一源漏掺杂层均被第二晶体管结构完全遮挡的概率较低，相应的，当需要将第一晶体管结构中的第一源漏掺杂层或第一栅电极层的电性引出时，例如，当需要形成与第一源漏掺杂层电连接的源漏插塞(contact，CT)，或者，形成与第一栅电极层电连接的栅极插塞时，能够降低插塞的形成工艺受到第二晶体管结构的阻挡的概率，从而易于将第一晶体管结构中第一栅电极层或第一源漏掺杂层的电性引出，并且，将第一晶体管结构中的第一源漏掺杂层或第一栅电极层的电性引出时，无需过多延长所述第一源漏掺杂层或第一栅电极层的长度，即可形成相应的源漏插塞和栅极插塞，从而有利于节约所述半导体结构的占用面积。

第一晶体管结构包括第一沟道层、第一栅电极层、以及第一源漏掺杂层，第一沟道层沿第一方向延伸，第一栅电极层沿第二方向延伸，且第一方向和第二方向具有第一夹角，第一晶体管结构具有位于第一栅电极层一侧的键合面；键合层，位于第一晶体管结构的键合面上；第二晶体管结构，位于键合层上，第二晶体管结构包括第二沟道层、第二栅电极层、以及第二源漏掺杂层，第二沟道层沿第三方向延伸，第二栅电极层沿第四方向延伸，且第三方向和第四方向具有第二夹角，第二夹角与所述第一夹角不相等。第一晶体管结构中的第一栅电极层和第一源漏掺杂层均被第二晶体管结构完全遮挡的概率较低，有利于节约所述半导体结构的占用面积。

附图说明

图1和图2是一种半导体结构的示意图；

图3至图8是本发明半导体结构一实施例的示意图；

图9至图28是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，CFET结构包括彼此垂直堆叠的PMOS晶体管和NMOS晶体管。但是，目前难以节约CFET结构的占用面积。

现结合一种半导体结构，分析难以节约CFET结构的占用面积的原因。

结合参考图1和图2，图1为示意出沟道和栅极结构的立体图，为了便于图示，图1未示意出源漏掺杂层，图2为图1沿沟道延伸方向的剖视图。

所述半导体结构包括：第一晶体管结构10，包括衬底11、位于衬底11上的第一沟道层12、横跨第一沟道层12的第一栅极结构13、以及位于第一栅极结构13两侧的第一沟道层12内的第一源漏掺杂层14，第一晶体管结构10具有位于第一栅极结构13一侧的键合面(未标示)；键合层30，位于所述键合面上；第二晶体管结构20，位于所述键合层30上，所述第二晶体管结构20包括第二沟道层22、覆盖所述第二沟道层22的第二栅极结构23、以及位于第二栅极结构23两侧的第二沟道层22内的第二源漏掺杂层24。

所述半导体结构为顺序(sequential)CFET结构。具体地，利用单独的硅片分别制备第一晶体管结构10和第二晶体管结构20，且第一晶体管结构10和第二晶体管结构20通过键合的方式粘合在一起。

所述第一源漏掺杂层14和第二源漏掺杂层24独立形成，所述第二沟道层22位于第一沟道层12正上方，所述第二栅极结构23位于第一栅极结构13的正上方。因此，从第二晶体管结构20指向第一晶体管结构10的方向上，所述第二沟道层22完全遮挡第一沟道层12，所述第二栅极结构23完全遮挡第一栅极结构13。例如，第一沟道层12在衬底11上的投影位于第二沟道层22在衬底11上的投影内，第二栅极结构23和第一栅极结构13在衬底11上的投影相重合。

所述半导体结构需同时实现第一晶体管结构10和第二晶体管结构20之间的垂直集成和电隔离。但由于所述第二沟道层22完全遮挡第一沟道层12，所述第二栅极结构23完全遮挡第一栅极结构13，从而导致第二晶体管结构20完全遮挡第一晶体管结构10中的第一源漏掺杂层14和第一栅极结构13，进而对将第一源漏掺杂层14和第一栅极结构13的电性引出造成困难。

具体地，参考图2，所述半导体结构还包括：底部源漏插塞90，位于所述第一源漏掺杂层14的顶部，并与所述第一源漏掺杂层14电连接。

为了形成所述底部源漏插塞90，需要延长所述第一源漏掺杂层14的长度，使得部分所述第一源漏掺杂14未被所述第二源漏掺杂层24完全遮挡，从而能够在所述第一源漏掺杂层14顶部形成底部源漏插塞90，将所述第一源漏掺杂层14的电性引出，则所述第一源漏掺杂层14占用较大面积。于第一栅极结构13而言，形成栅极插塞也需要扩大第一栅极结构13的占用面积，与第一源漏掺杂层14同理。因此，所述CFET结构在半导体器件中占用面积较大，难以应对半导体器件愈加高密集度的进程。

为了解决所述技术问题，本发明实施例提供的半导体结构中，对于第一晶体管结构，所述第一沟道层沿第一方向延伸，所述第一栅电极层沿第二方向延伸，且所述第一方向和第二方向具有第一夹角，对于第二晶体管结构，所述第二沟道层沿第三方向延伸，所述第二栅电极层沿第四方向延伸，且所述第三方向和第四方向具有第二夹角，所述第二夹角与第一夹角不相等，则易于使第一晶体管结构中的第一沟道层和第二晶体管结构中的第二沟道层以及第二栅电极层在水平方向上错开，使第一晶体管结构中的第一栅电极层和第二晶体管结构中的第二沟道层以及第二栅电极层在水平方向上错开，并且，即使所述第一晶体管结构中的第一沟道层与所述第二晶体管结构中的第二沟道层或第二栅电极层在水平方向上重合，由于所述第二夹角与第一夹角不相等，因此，仍可以保障所述第一晶体管结构中的第一栅电极层不被所述第二晶体管结构完全遮挡，同理，即使所述第一晶体管结构中的第一栅电极层与所述第二晶体管结构中的第二沟道层或第二栅电极层在水平方向上重合，由于所述第二夹角与第一夹角不相等，因此，仍可以保障所述第一晶体管结构中的第一沟道层在水平方向上不被所述第二晶体管结构完全遮挡，也就是说，第一晶体管结构中的第一栅电极层和第一源漏掺杂层均被第二晶体管结构完全遮挡的概率较低，相应的，当需要将第一晶体管结构中的第一源漏掺杂层或第一栅电极层的电性引出时，例如，当需要形成与第一源漏掺杂层电连接的源漏插塞(contact，CT)，或者，形成与第一栅电极层电连接的栅极插塞时，能够降低插塞的形成工艺受到第二晶体管结构的阻挡的概率，从而易于将第一晶体管结构中第一栅电极层或第一源漏掺杂层的电性引出，并且，将第一晶体管结构中的第一源漏掺杂层或第一栅电极层的电性引出时，无需过多延长所述第一源漏掺杂层和第一栅电极层的长度，即可形成相应的源漏插塞和栅极插塞，从而有利于节约所述半导体结构的占用面积。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

结合参考图3至图8，图3是本发明半导体结构一实施例的立体图，图4是本发明半导体结构一实施例中第一沟道层、第一栅电极层、第一源漏掺杂层、第二沟道层、第二栅电极层和第二源漏掺杂层在基底上的投影图形的示意图，图5是本发明半导体结构一实施例中沿第二方向的剖面图，图6是本发明半导体结构一实施例中沿第一方向的剖面图，为了便于图示，图5和图6未示出第二晶体管结构，图7是本发明半导体结构一实施例中沿第四方向的剖面图，图8是本发明半导体结构一实施例中沿第三方向的剖面图，为了便于图示，图7和图8未示出第一晶体管结构。

其中，为了便于图示，图3中仅示意出了基底、第一栅电极层、第一源漏掺杂层、键合层、第二栅电极层、第二源漏掺杂层、底部源漏插塞和底部栅极插塞。

所述半导体结构包括：第一晶体管结构401，包括基底101、位于所述基底101上的第一沟道层291、覆盖所述第一沟道层201的第一栅介质层421、覆盖所述第一栅介质层421的第一栅电极层431、以及位于所述第一栅电极层431两侧的基底101上的第一源漏掺杂层301，所述第一源漏掺杂层301与位于所述第一栅电极层411下方的第一沟道层201端部相接触，所述第一沟道层201沿第一方向(如图4中A方向所示)延伸，所述第一栅电极层411沿第二方向(如图4中B方向所示)延伸，且所述第一方向和第二方向具有第一夹角α，所述第一晶体管结构401具有位于所述第一栅电极层411一侧的键合面402；键合层501，位于所述第一晶体管结构401的键合面402上；第二晶体管结构，801位于所述键合层501上，所述第二晶体管结构801包括第二沟道层601、覆盖所述第二沟道层601的第二栅介质层821、覆盖所述第二栅介质层821的第二栅电极层831、以及位于所述第二栅电极层831两侧的键合层501上的第二源漏掺杂层701，所述第二源漏掺杂层701与位于所述第二栅电极层831下方的第二沟道层601端部相接触，所述第二沟道层601沿第三方向(如图4中C方向所示)延伸，所述第二栅电极层831沿第四方向(如图4中D方向所示)延伸，且所述第三方向和第四方向具有第二夹角β，所述第二夹角β与所述第一夹角α不相等。

本实施例提供的半导体结构中，对于第一晶体管结构401，所述第一沟道层201沿第一方向延伸，所述第一栅电极层431沿第二方向延伸，且所述第一方向和第二方向具有第一夹角α，对于第二晶体管结构801，所述第二沟道层601沿第三方向延伸，所述第二栅电极层831沿第四方向延伸，且所述第三方向和第四方向具有第二夹角β，所述第二夹角β与第一夹角α不相等，则易于使第一晶体管结构401中的第一沟道层201和第二晶体管结构801中的第二沟道层601以及第二栅电极层831在水平方向上错开，使第一晶体管结构401中的第一栅电极层431和第二晶体管结构801中的第二沟道层601以及第二栅电极层831在水平方向上错开，并且，即使所述第一晶体管结构401中的第一沟道层201与所述第二晶体管结构801中的第二沟道层601或第二栅电极层831在水平方向上重合，由于所述第二夹角β与第一夹角α不相等，因此，仍可以保障所述第一晶体管结构401中的第一栅电极层431不被所述第二晶体管结构801完全遮挡，同理，即使所述第一晶体管结构401中的第一栅电极层431与所述第二晶体管结构801中的第二沟道层601或第二栅电极层831在水平方向上重合，由于所述第二夹角β与第一夹角α不相等，因此，仍可以保障所述第一晶体管结构401中的第一沟道层201在水平方向上不被所述第二晶体管结构801完全遮挡，也就是说，第一晶体管结构401中的第一栅电极层431和第一源漏掺杂层301均被第二晶体管结构801完全遮挡的概率较低，相应的，当需要将第一晶体管结构中的第一源漏掺杂层或第一栅电极层的电性引出时，例如，当需要形成与第一源漏掺杂层电连接的源漏插塞，或者，形成与第一栅电极层431电连接的栅极插塞时，能够降低插塞的形成工艺受到第二晶体管结构801的阻挡的概率，从而易于将第一晶体管结构401中第一栅电极层431或第一源漏掺杂层301的电性引出，并且，将第一晶体管结构401中的第一源漏掺杂层301或第一栅电极层431的电性引出时，无需过多延长所述第一源漏掺杂层301和第一栅电极层431的长度，即可形成相应的源漏插塞和栅极插塞，从而有利于节约所述半导体结构的占用面积。

所述半导体结构为CFET结构，第一晶体管结构401包括第一晶体管，第一晶体管为CFET结构中的底部晶体管。其中，第一晶体管包括第一沟道层201、第一栅介质层421、第一栅电极层431和第一源漏掺杂层301，从而实现第一晶体管的正常功能。在CFET结构中，彼此垂直堆叠的PMOS晶体管和NMOS晶体管构成互补器件，因此根据第一晶体管结构401中第一晶体管的沟道导电类型，第一晶体管可以为NMOS晶体管或PMOS晶体管。

作为一种示例，第一晶体管结构401中的第一晶体管为NMOS晶体管。根据第一晶体管结构401的结构类型，第一晶体管结构401包括鳍式场效应晶体管(FinFET)或全包围栅极(Gate-All-Around，GAA)晶体管。具体地，GAA晶体管可以为水平纳米片(HorizontalNanosheets)晶体管。本实施例以第一晶体管为GAA晶体管为例。

基底101用于为半导体结构的形成提供工艺平台。本实施例中，以第一晶体管为GAA晶体管为例，则基底101包括衬底111、凸立于衬底111上的鳍部131、以及位于衬底111上的隔离层121，隔离层121覆盖鳍部131的侧壁。

本实施例中，衬底111的材料为硅。在另一些实施例中，衬底111的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底111还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。作为一种示例，鳍部131与衬底111为一体结构。

本实施例中，所述隔离层121可以为浅沟槽隔离结构(STI)。所述隔离层121的材料为绝缘材料。作为一种示例，所述隔离层121的材料为氧化硅。

第一沟道层201用于提供第一晶体管的沟道。本实施例中，以第一晶体管为GAA晶体管为例，第一沟道层201位于基底101上且与基底101间隔设置。具体地，第一沟道层201位于鳍部131上且与鳍部131间隔设置。第一沟道层201包括一个或多个间隔设置的第一子沟道层211。需要说明的是，本实施例仅示意了一个第一子沟道层211，但第一子沟道层211的数量不仅限于一个。在其他实施例中，当第一晶体管为FinFET时，第一沟道层为凸立于基底上的第一鳍部。

第一沟道层201的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。第一沟道层201的材料根据第一晶体管的沟道导电类型和性能需求而定。作为一种示例，第一沟道层201的材料为硅。

第一栅电极层431用于控制第一晶体管的沟道的开启或关断。本实施例中，第一栅电极层431环绕覆盖第一沟道层201上的第一栅介质层421。在其他实施例中，当第一沟道层为凸立于基底上的第一鳍部时，相应的，第一栅电极层横跨第一鳍部，且覆盖所述第一鳍部的部分顶部和部分侧壁上的第一栅介质层。

参考图4，图4(a)为第一沟道层201、第一栅电极层431、第一源漏掺杂层301、第二沟道层601、第二栅电极层831和第二源漏掺杂层701在基底101上的投影图形的示意图，图4(b)为第一沟道层201、第一栅电极层431和第一源漏掺杂层301在基底101上的投影图形的示意图。所述第一沟道层201沿第一方向延伸，所述第一栅电极层431沿第二方向延伸，且所述第一方向和第二方向具有第一夹角α。

其中，第一夹角α为所述第一方向沿顺时针方向旋转至与第二方向首次重合所经过的角度。

需要说明的是，所述第一夹角α不宜过小，也不宜过大。如果所述第一夹角α过小，则所述第一栅电极层431的延伸方向与所述第一沟道层201的延伸方向过于接近，对于形成第一源漏掺杂层301造成不必要的困难，影响所述CFET结构的性能；如果所述第一夹角α过大，依然会造成所述第一栅电极层431的延伸方向与所述第一沟道层201的延伸方向过于接近，从而对于形成第一源漏掺杂层301造成不必要的困难，影响所述CFET结构的性能。为此，本实施例中，所述第一夹角α为45°至135°。

本实施例中，第一栅电极层431为金属栅电极层。所述第一栅电极层431的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。作为一种示例，第一栅电极层431包括第一功函数层(图未示)、以及覆盖第一功函数层的第一电极层(图未示)。其中，所述第一功函数层用于调节第一晶体管的阈值电压，第一电极层用于将第一栅电极层431的电性引出。

本实施例中，第一栅介质层421位于第一栅电极层431和第一沟道层201之间。第一栅介质层421用于隔离第一栅电极层431和第一沟道层201。所述第一栅介质层421的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。本实施例中，第一栅介质层421包括第一栅氧化层(图未示)、以及覆盖第一栅氧化层的第一高k栅介质层(图未示)。

本实施例中，第一栅氧化层的材料为氧化硅，第一高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，第一高k栅介质层的材料可以选自HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。作为一种示例，第一高k栅介质层的材料为HfO₂。

需要说明的是，第一栅介质层421和第一栅电极层431采用后形成高k栅介质层后形成栅电极层(high k last metal gate last)的工艺形成，因此，第一栅介质层421还位于第一栅电极层431底部和基底101之间，并延伸覆盖第一栅电极层431的侧壁。

还需要说明的是，在其他实施例中，根据工艺需求，所述第一栅电极层也可以为多晶硅栅极层等其他类型的器件栅极层。

第一源漏掺杂层301用于作为第一晶体管的源极或漏极。本实施例中，第一源漏掺杂层301包括掺杂有离子的第一外延层，且第一外延层中掺杂离子的导电类型与第一晶体管的沟道导电类型相同，也即当第一晶体管为NMOS晶体管时，第一外延层中掺杂离子的导电类型为N型，N型离子包括As、P和Sb中的一种或多种；当第一晶体管为PMOS晶体管时，第一外延层中掺杂离子的导电类型为P型，P型离子包括B、Ga和In中的一种或多种。其中，第一外延层中外延层的材料包括Si、SiGe或SiP。对第一源漏掺杂层301的具体描述，在此不再赘述。

本实施例中，第一晶体管结构401还包括：第一栅极侧墙441，覆盖第一栅电极层431的侧壁。具体地，第一栅极侧墙441覆盖位于第一栅电极层431侧壁的第一栅介质层421。第一栅极侧墙441用于保护第一栅电极层431和第一栅介质层421的侧壁，还用于定义第一源漏掺杂层301的位置。第一栅极侧墙441可以为单层结构或叠层结构，第一栅极侧墙441的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，第一栅极侧墙441为单层结构，第一栅极侧墙441的材料为氮化硅。

如图6所示，以第一晶体管为GAA晶体管为例，第一晶体管结构401还可以包括：第一内侧墙(未标示)，沿基底101表面的法线方向(如图3中Z方向所示)，第一内侧墙位于相邻第一子沟道层211之间，或者，位于第一子沟道层211和基底101之间，且沿第一方向上，所述第一内侧墙位于第一栅介质层421的侧壁与第一源漏掺杂层301之间。

所述第一内侧墙起到隔离第一栅电极层431和第一源漏掺杂层301的作用，以减小第一栅电极层431和第一源漏掺杂层301之间的寄生电容。第一内侧墙的材料为绝缘材料，第一内侧墙的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，第一内侧墙的材料为氮化硅。

本实施例中，第一晶体管结构401还包括：第一层间介质层221，位于第一栅电极层431侧部的基底101上，并覆盖第一栅电极层431的侧壁。

第一层间介质层221用于隔离第一晶体管结构401中的相邻晶体管。第一层间介质层221的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第一层间介质层221的材料为氧化硅。相应的，第一栅介质层421位于第一栅电极层431底部和基底101之间、以及第一栅电极层431侧壁和第一层间介质层221之间。

本实施例中，第一晶体管结构401具有位于第一栅电极层431一侧的键合面402。键合面402为第一晶体管结构401的正面，在半导体结构的制备过程中，以键合面402作为工艺平台，在键合面402上方制备第二晶体管结构801。

键合层501位于键合面402上。在制备第二晶体管结构801的过程中，将用于形成第二晶体管结构801所需要的基底通过所述键合层501键合在键合面401上，从而能够单独制备第一晶体管结构401和第二晶体管结构801，第一晶体管结构401和第二晶体管结构801相互独立，这使得第一晶体管结构401和第二晶体管结构801之间仍能够实现电隔离。其中，通过键合层501，以提高第一晶体管结构401和第二晶体管结构801之间的结合强度，从而提高半导体结构的可靠性；此外，在制备第二晶体管结构801的过程中，键合层501还能对第一晶体管结构401起到保护作用。

本实施例中，键合层501的材料包括介电材料，从而对第二晶体管结构801和第一晶体管结构401之间起到电隔离的作用，且使得键合层501与半导体工艺相兼容。

所述键合层501的材料包括氧化硅、氮化硅，氮氧化硅，掺碳的氧化硅中的一种或多种。本实施例中，键合层501的材料包括氧化硅。通过采用氧化硅，能够采用熔融键合(fusion bonding)的方式实现键合，有利于提高键合效率、以及键合强度；而且，还有利于进一步提高第二晶体管结构801和第一晶体管结构401之间的电隔离效果；此外，通过采用氧化硅，使得键合温度较低，从而减小对第一晶体管结构401中第一晶体管的性能的影响。

需要说明的是，在其他实施例中，键合层中还可以设置有导电层，从而通过导电层实现电路的再分布，以满足设计需求。

还需要说明的是，键合层501位于键合面401上，键合层501不仅覆盖第一栅电极层431的顶部，还覆盖第一层间介质层221的顶部。

第二晶体管结构801位于键合层501上，第二晶体管结构801包括第二晶体管，第二晶体管为CFET结构中的顶部晶体管。其中，第二晶体管包括第二沟道层601、第二栅介质层821、第二栅电极层831和第二源漏掺杂层701，从而实现第二晶体管的正常功能。

因此，第二晶体管结构801中的第二晶体管可以为NMOS晶体管或PMOS晶体管，且第二晶体管的沟道导电类型与第一晶体管的沟道导电类型不同。本实施例中，第一晶体管为NMOS晶体管，因此，第二晶体管为PMOS晶体管。在其他实施例中，当第一晶体管为PMOS晶体管时，第二晶体管相应为NMOS晶体管。

根据第二晶体管结构801的结构类型，所述第二晶体管结构801包括鳍式场效应晶体管或GAA晶体管。具体地，GAA晶体管可以为水平纳米片晶体管。

第二沟道层601用于提供第二晶体管的沟道。本实施例中，以第二晶体管为GAA晶体管为例，第二沟道层601位于键合层501上且与键合层501间隔设置，第二沟道层601包括一个或多个间隔设置的第二子沟道层611。需要说明的是，图7中仅示意了一个第二子沟道层611，但第二子沟道层611的数量不仅限于一个。

在其他实施例中，当第二晶体管为FinFET时，第二沟道层为凸立于键合层上的第二鳍部。

需要说明的是，本实施例中，在制备第二晶体管结构801的过程中，直接将键合于键合面402上的基底图形化为第二沟道层601，因此，第二晶体管结构801不含有额外的基底(例如，衬底)。相应的，当第二沟道层为凸立于键合层上的第二鳍部时，第二鳍部与键合层相接触。

第二沟道层601的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。第二沟道层601的材料根据第二晶体管的沟道导电类型和性能需求而定。作为一种示例，第二沟道层601的材料为硅。

第二栅电极层831用于控制第二晶体管的沟道的开启或关断。本实施例中，第二栅电极层831环绕覆盖第二沟道层601上的第二栅介质层821。在其他实施例中，当第二沟道层为凸立于键合层上的第二鳍部时，相应的，第二栅电极层横跨第二鳍部，且覆盖第二鳍部的部分顶部和部分侧壁上的第二栅介质层。

参考图4，图4(a)为第一沟道层201、第一栅电极层431、第一源漏掺杂层301、第二沟道层601、第二栅电极层831和第二源漏掺杂层701在基底101上的投影图形的示意图，图4(c)为第二沟道层601、第二栅电极层831和第二源漏掺杂层701在基底101上的投影图形的示意图。所述第二沟道层601沿第三方向延伸，所述第二栅电极层831沿第四方向延伸，且所述第三方向和第四方向具有第二夹角β。

其中，第二夹角β为所述第三方向沿顺时针方向旋转至与第四方向首次重合所经过的角度。

需要说明的是，所述第二夹角β不宜过小，也不宜过大。如果所述第二夹角β过小，则所述第二栅电极层831的延伸方向与所述第二沟道层601的延伸方向过于接近，对于形成第二源漏掺杂层701造成不必要的困难，影响所述CFET结构的性能；如果所述第二夹角β过大，依然会造成所述第二栅电极层831的延伸方向与所述第二沟道层601的延伸方向过于接近，从而对于形成第二源漏掺杂层701造成不必要的困难，影响所述CFET结构的性能。为此，本实施例中，所述第二夹角β为45°至135°。

本实施例中，所述第一夹角α和第二夹角β不相等，具体地，所述第一方向与所述第三方向平行，且所述第二方向与所述第四方向具有夹角；或者，所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向平行；或者，所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向具有夹角。本实施例中，以所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向具有夹角为例，有利于保障所述第一晶体管结构401中的第一沟道层201和第一栅电极层431都不被所述第二晶体管结构801中的第二沟道层601或第二栅电极层831完全遮挡，从而有利于占用较小的面积同时把所述第一晶体管结构401中的第一沟道层201和第一栅电极层431的电性引出。

需要说明的是，所述第一夹角α和第二夹角β的度数差值不宜过小。如果所述第一夹角α和第二夹角β的度数差值过小，则当所述第一晶体管结构401中的第一沟道层201与所述第二晶体管结构801中的第二沟道层601或第二栅电极层831在水平方向上重合时，由于所述第一夹角α和第二夹角β过于接近，所述第一晶体管结构401中的第一栅电极层431容易被所述第二晶体管结构801中的第二沟道层601或第二栅电极层831完全遮挡，从而难以将所述第一栅电极层431的电性引出，同理，当所述第一晶体管结构401中的第一栅电极层431与所述第二晶体管结构801中的第二沟道层601或第二栅电极层831在水平方向上重合时，所述第一晶体管结构401中的第一沟道层201容易被所述第二晶体管结构801中的第二沟道层601或第二栅电极层831完全遮挡，从而难以将所述第一源漏掺杂层301的电性引出，影响所述CFET结构的性能。为此，本实施例中，所述第一夹角α和第二夹角β的度数差值大于5°。

本实施例中，第二栅电极层831为金属栅电极层，所述第二栅电极层831的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。作为一种示例，第二栅电极层831包括第二功函数层(图未示)、以及覆盖第二功函数层的第二电极层(图未示)。对第二功函数层和第二电极层及其材料的具体描述，可分别参考前述对第一功函数层和第一电极层的相关描述，在此不再赘述。

本实施例中，第二栅介质层821位于第二栅电极层831和第二沟道层601之间，且还位于第二栅电极层831和键合层501之间。

第二栅介质层821用于隔离第二栅电极层831和第二沟道层601。所述第二栅介质层821的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。作为一种示例，第二栅介质层821包括第二栅氧化层、以及覆盖所述第二栅氧化层的第二高k栅介质层。对第二栅介质层821的具体描述，可参考前述对第一栅介质层421的相关描述，在此不再赘述。

本实施例中，第二晶体管结构801不含有额外的基底(例如，衬底)，因此，第二栅介质层821与键合层501顶部相接触。

需要说明的是，第二栅介质层821和第二栅电极层831采用后形成高k栅介质层后形成栅电极层的工艺形成，因此，第二栅介质层821还保形覆盖第二栅电极层831的底部和侧壁，也就是说，第二栅介质层821位于第二栅电极层831和键合层501之间，并延伸覆盖第二栅电极层831的侧壁。

还需要说明的是，在其他实施例中，根据工艺需求，所述第二栅电极层也可以为多晶硅栅栅极层等其他类型的器件栅极层。

第二源漏掺杂层601用于作为第二晶体管的源极或漏极。本实施例中，第二源漏掺杂层601包括掺杂有离子的第二外延层，且第二外延层中掺杂离子的导电类型与第二晶体管的沟道导电类型相同。对第二源漏掺杂层601的具体描述，可参考前述第一源漏掺杂层301的相关描述，本实施例在此不再赘述。

本实施例中，第二晶体管结构801还包括：第二栅极侧墙841，覆盖第二栅电极层831和第二栅介质层821的侧壁。第二栅极侧墙841用于保护第二栅电极层831和第二栅介质层821的侧壁，还用于定义第二源漏掺杂层601的位置。对第二栅极侧墙841的材料的具体描述，可参考前述对第一栅极侧墙441的相应描述，在此不再赘述。

如图8所示，需要说明的是，以第二晶体管为GAA晶体管为例，第二晶体管结构801还可以包括：第二内侧墙(未标示)，沿基底101表面的法线方向，位于相邻第二沟道层601之间，或者，位于第二沟道层601和键合层501之间，且沿第一方向上，所述第二内侧墙位于第二栅介质层821的侧壁与第二源漏掺杂层601之间。

第二内侧墙起到隔离第二栅电极层831和第二源漏掺杂层601的作用，以减小第二栅电极层831和第二源漏掺杂层601之间的寄生电容。对第二内侧墙的材料的具体描述，可结合参考前述对第一内侧墙的相关描述，在此不再赘述。

本实施例中，第二晶体管结构801还包括：第二层间介质层621，位于所述键合层501上且覆盖所述第二源漏掺杂层601和第二栅电极层831。第二层间介质层621用于隔离第二晶体管结构中的相邻晶体管。

第二层间介质层621的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第二层间介质层621的材料为氧化硅。

参考图5，本实施例中，所述半导体结构还包括：底部栅极插塞911，贯穿所述第二沟道层601和第二栅电极层831侧部的键合层501，所述底部栅极插塞911位于所述第一栅电极层431的顶部，并与所述第一栅电极层431电连接。

本实施例中，无需延长所述第一栅电极层431，即可形成与所述第一栅电极层431电连接的底部栅极插塞911，节约了所述CFET结构的占用面积。

底部栅极插塞911用于实现第一栅电极层431与外部电路结构的电连接。

具体地，所述底部栅极插塞911贯穿所述第一栅电极层431顶部的所述第二层间介质层621、键合层501和第一层间介质层221。本实施例中，所述第一层间介质层221仅覆盖所述第一栅电极层431的侧壁，露出所述第一栅电极层431的顶部，因此，本实施例中，所述底部栅极插塞911贯穿所述第一栅电极层431顶部的所述第二层间介质层621和键合层501。

本实施例中，底部栅极插塞911为一体结构，以降低形成底部栅极插塞911的工艺难度(例如，光刻工艺中的对准难度)。本实施例中，所述底部栅极插塞911的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、AL、TiSiN和TiAlC中的一种或多种，上述材料具有较好的导电性。

参考图6，本实施例中，所述半导体结构还包括：底部源漏插塞901，贯穿所述第二沟道层601和第二栅电极层831侧部的键合层501，所述底部源漏插塞901位于所述第一源漏掺杂层301的顶部，并与所述第一源漏掺杂层301电连接。

本实施例中，无需延长所述第一源漏掺杂层301，即可形成与所述第一源漏掺杂层301电连接的底部源漏插塞901，节约了所述CFET结构的占用面积。

底部源漏插塞901用于实现第一源漏掺杂层301与外部电路结构的电连接。

具体地，所述底部源漏插塞901贯穿所述第一源漏掺杂层301顶部的所述第二层间介质层621、键合层501和第一层间介质层221。

本实施例中，底部源漏插塞901为一体结构，以降低形成底部源漏插塞901的工艺难度(例如，光刻工艺中的对准难度)。本实施例中，所述底部源漏插塞901的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、AL、TiSiN和TiAlC中的一种或多种，上述材料具有较好的导电性。

图9至图28是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

结合参考图9至图12，图9是本发明第一晶体管结构一实施例的立体图，图10是本发明第一晶体管结构一实施例中第一沟道层、第一栅电极层和第一源漏掺杂层在第一基底上的投影图形的示意图，图11是图9中沿第二方向的剖面图，图12是图9中沿第一方向的剖面图，形成第一晶体管结构400，包括第一基底100、位于第一基底100上的第一沟道层200、覆盖第一沟道层200的第一栅介质层420、覆盖第一栅介质层420的第一栅电极层430、以及位于所述第一栅电极层430两侧的第一基底100上的第一源漏掺杂层300，所述第一源漏掺杂层300与位于第一栅电极层430下方的第一沟道层200端部相接触，第一晶体管结构400具有位于第一栅电极层430一侧的键合面403，其中，所述第一沟道层200沿第一方向(如图10中A方向所示)延伸，所述第一栅电极层430沿第二方向(如图10中B方向所示)延伸，且所述第一方向和第二方向具有第一夹角α。其中，为了便于图示，图9中仅示意出了第一基底、第一栅电极层和第一源漏掺杂层。

所述形成方法用于形成CFET结构，第一晶体管结构400包括第一晶体管，第一晶体管为CFET结构中的底部晶体管。其中，第一晶体管包括第一沟道层200、第一栅介质层420、第一栅电极层430和第一源漏掺杂层300，从而实现第一晶体管的正常功能。第一晶体管结构400中的第一晶体管可以为NMOS晶体管或PMOS晶体管。根据第一晶体管结构400的结构类型，第一晶体管结构400包括FinFET或GAA晶体管。本实施例以第一晶体管为GAA晶体管为例。

第一基底100用于为半导体结构的形成提供工艺平台。本实施例中，第一基底100包括衬底110、凸立于衬底110上的鳍部130、以及位于衬底110上的隔离层120，隔离层120覆盖鳍部130的侧壁。

本实施例中，第一沟道层200位于鳍部130上且与鳍部130间隔设置。第一沟道层200包括一个或多个间隔设置的第一子沟道层210。需要说明的是，本实施例仅示意了一个第一子沟道层210，但第一子沟道层210的数量不仅限于一个。在其他实施例中，当第一晶体管为FinFET时，第一沟道层为凸立于基底上的第一鳍部。

本实施例中，第一栅电极层430环绕覆盖第一沟道层200上的第一栅介质层420。在其他实施例中，当第一沟道层为凸立于基底上的第一鳍部时，相应的，第一栅电极层横跨第一鳍部，且覆盖所述第一鳍部的部分顶部和部分侧壁上的第一栅介质层。

参考图10，所述第一沟道层200沿第一方向延伸，所述第一栅电极层430沿第二方向延伸，且所述第一方向和第二方向具有第一夹角α。

其中，第一夹角α为所述第一方向沿顺时针方向旋转至与第二方向首次重合所经过的角度。

需要说明的是，所述第一夹角α不宜过小，也不宜过大。如果所述第一夹角α过小，则所述第一栅电极层430的延伸方向与所述第一沟道层200的延伸方向过于接近，对于形成第一源漏掺杂层300造成不必要的困难，影响所述CFET结构的性能；如果所述第一夹角α过大，依然会造成所述第一栅电极层430的延伸方向与所述第一沟道层200的延伸方向过于接近，从而对于形成第一源漏掺杂层300造成不必要的困难，影响所述CFET结构的性能。为此，本实施例中，所述第一夹角α为45°至135°。

作为一种示例，第一栅电极层430包括第一功函数层(图未示)、以及覆盖第一功函数层的第一电极层(图未示)。

本实施例中，第一栅介质层420位于第一栅电极层430和第一沟道层200之间。具体地，第一栅介质层420包括第一栅氧化层、以及覆盖第一栅氧化层的第一高k栅介质层。需要说明的是，第一栅介质层420和第一栅电极层430采用后形成高k栅介质层后形成栅电极层的工艺形成，因此，第一栅介质层420还覆盖第一栅电极层430的底部和侧壁。

还需要说明的是，在其他实施例中，根据工艺需求，所述第一栅电极层也可以为多晶硅栅极层等其他类型的器件栅极层。

第一源漏掺杂层300包括掺杂有离子的第一外延层，且第一外延层中掺杂离子的导电类型与第一晶体管的沟道导电类型相同。

参考图12，本实施例中，第一晶体管结构400还包括：第一栅极侧墙440，覆盖第一栅电极层430的侧壁。具体地，第一栅极侧墙440覆盖位于第一栅电极层430侧壁的第一栅介质层420。

本实施例中，第一晶体管结构400还可以包括：第一内侧墙(未标示)，沿第一基底100表面的法线方向(如图9中Z方向所示)，位于相邻第一子沟道层210之间，或者，位于第一子沟道层210和第一基底100之间，且沿第一方向上，第一内侧墙位于第一栅介质层420的侧壁与第一源漏掺杂层300之间。

本实施例中，第一晶体管结构400还包括：第一层间介质层220，所述第一层间介质层220位于第一栅电极层430侧部的第一基底100上，并覆盖所述第一栅电极层430的侧壁。

对所述第一晶体管结构400的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。

本实施例中，第一晶体管结构400具有键合面403。键合面403为第一晶体管结构400的正面，后续以键合面403作为工艺平台，在键合面403上方制备第二晶体管结构，从而形成sequential CFET结构。

参考图13和图14，图13是沿第二方向的剖面图，图14是沿第一方向的剖面图，利用键合层500将第二基底630键合在所述键合面403上。

所述第二基底630用于形成第二晶体管结构中的第二沟道层。

后续在键合层500上形成第二晶体管结构，第二晶体管结构包括第二晶体管，第二晶体管为CFET结构中的顶部晶体管。第二晶体管结构中的第二晶体管可以为NMOS晶体管或PMOS晶体管，且第二晶体管的沟道导电类型与第一晶体管的沟道导电类型不同。

本实施例采用键合的方式将第二基底630键合在键合面403上，也就是说，在完成第一晶体管结构400的制备工艺后，后续能够独立完成第二晶体管结构的制备过程，降低了后续制备第二晶体管结构的工艺难度、以及制备第二晶体管结构的工艺对第一晶体管结构400的影响。

通过键合层500，以提高第一晶体管结构400和第二基底630之间的结合强度，从而提高半导体结构的可靠性；此外，在后续制备第二晶体管结构的过程中，所述键合层500还能对第一晶体管结构400起到保护作用。

本实施例中，键合层500的材料包括介电材料，从而对第一晶体管结构400以及后续形成的第二晶体管结构之间起到电隔离的作用，且使得键合层500与半导体工艺相兼容。键合层500的材料包括氧化硅、氮化硅，氮氧化硅，掺碳的氧化硅中的一种或多种。本实施例中，键合层500的材料包括氧化硅。通过采用氧化硅，能够采用熔融键合的方式实现键合，有利于提高键合效率、以及键合强度；而且，还有利于进一步提高键合层500的电隔离效果；此外，通过采用氧化硅，使得键合温度较低，从而减小对第一晶体管结构400中第一晶体管的性能的影响。

需要说明的是，在其他实施例中，键合层中还可以设置有导电层，从而通过导电层实现电路的再分布，以满足设计需求。

本实施例中，键合层500位于第二基底630和第一晶体管结构400之间，键合层500覆盖第一栅电极层430的顶部和第一层间介质层220的顶部。

作为一种示例，以第一晶体管结构400的键合面403作为第一键合面(未标示)，第二基底630包括第二键合面(未标示)，利用键合层500将第二基底630键合在键合面403上的步骤包括：在第一键合面上形成第一子键合层(未标示)，在第二键合面上形成第二子键合层(未标示)；使第一子键合层和第二子键合层相对设置并键合，将第二基底630键合在键合面403上。相应的，第一子键合层和第二子键合层构成叠层结构的键合层500。本实施例中，第一子键合层和第二子键合层的材料均为氧化硅，从而实现氧化硅-氧化硅熔融键合。

需要说明的是，在其他实施例中，也可以仅在第一键合面和第二键合面中的其中一个面上形成键合层后，通过键合层将第二基底键合在键合面上。

本实施例中，采用沉积工艺(例如，化学气相沉积工艺)，形成键合层500。

本实施例中，以后续形成的第二晶体管为GAA晶体管为例，利用键合层500将第二基底630键合在键合面403上的步骤中，第二基底630包括一个或多个堆叠的沟道材料叠层640，沟道材料叠层640包括牺牲材料层650和位于牺牲材料层650上的沟道材料层660，且在同一个所述沟道材料叠层640中，所述牺牲材料层650相比于所述沟道材料层660更靠近所述键合层500。

牺牲材料层650用于为后续形成牺牲层做准备，沟道材料层660用于为后续形成第二沟道层做准备。本实施例中，仅示意了一个沟道材料叠层640。但沟道材料叠层640的数量不限于一个。

具体地，以所述第二基底630包括一个沟道材料叠层640为例，形成第二基底630和第二子键合层的步骤包括：提供初始衬底，所述初始衬底的材料与沟道材料层660的材料相同；在所述沟道材料层660上形成牺牲材料层650，所述牺牲材料层650和沟道材料层660构成一个沟道材料叠层640；形成所述沟道材料叠层640后，在所述牺牲材料层650上形成第二子键合层。

本实施例中，利用键合层500将第二基底630键合在所述键合面403上后，对所述初始衬底进行减薄处理，直至剩余的初始衬底达到目标厚度，所述剩余初始衬底的目标厚度等于所述沟道材料层660的目标厚度。

相应的，当第二基底630包括多个堆叠的沟道材料叠层640时，在形成第一个沟道材料叠层640后，在形成第二子键合层之前，还包括：在所述第一个沟道材料叠层640上交替形成沟道材料层660以及位于所述沟道材料层660上的牺牲材料层650，直至沟道材料叠层660的总数量达到目标数量。

因此，本实施例中，后续形成第二晶体管结构后，第二晶体管结构不含有额外的基底(例如，衬底)。

沟道材料层660的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。沟道材料层660的材料根据第二晶体管的沟道导电类型和性能需求而定。作为一种示例，沟道材料层660的材料为硅。

根据所述沟道材料层660的材料，所述牺牲材料层650选用与沟道材料层660具有刻蚀选择比的材料。本实施例中，沟道材料层660的材料为硅，因此，牺牲材料层650的材料为锗化硅。锗化硅与硅之间具有较高的刻蚀选择比，易于后续去除牺牲材料层650，且降低去除牺牲材料层650的工艺对沟道材料层660的损伤。

需要说明的是，在其他实施例中，当后续形成的第二晶体管为FinFET时，利用键合层将第二基底键合在键合面上的步骤中，第二基底为鳍部材料层。相应的，初始衬底包含与鳍部材料层相同的材料层，在键合后，将初始衬底进行减薄，直至达到鳍部材料层的目标厚度即可。

结合参考图15和图16，图15是第一沟道层、第一栅电极层、第一源漏掺杂层和第二沟道层在第一基底上的投影图形的示意图，图16是沿垂直于第三方向的剖面图，图形化第二基底630，形成沿所述第三方向(如图15中C方向所示)延伸第二沟道层600。

其中，为了便于图示，图16未示出所述第一晶体管结构400。

第二沟道层600用于提供第二晶体管的沟道。作为一种示例，第二沟道层600的材料为硅。

具体地，图形化第二基底630的步骤中，将沟道材料叠层640图形化为凸立于键合层500上的一个或多个堆叠的沟道叠层670，沟道叠层670包括牺牲层680和位于牺牲层680上的子沟道层610，所述一个或多个子沟道层610构成第二沟道层600。

需要说明的是，第一沟道层200包括一个或多个间隔设置的第一子沟道层210，因此，图形化第二基底630的步骤中，定义沟道叠层670中的子沟道层610为第二子沟道层610，所述一个或多个第二子沟道层610构成第二沟道层600。在其他实施例中，当第二基底为鳍部材料层时，则图形化所述第二基底的步骤中，所述第二沟道层为凸立于所述键合层上的鳍部(具体为第二鳍部)。

本实施例中，利用键合层500将第二基底630键合在所述键合面403上之后，再图形化第二基底630，在图形化第二基底630的过程中，能够以第一晶体管400中的结构作为对准标记，从而有利于精确控制所述第二沟道层600和第一沟道层200的相对位置关系。相应的，后续形成第二栅电极层时，也能够以第一晶体管400中的结构作为对准标记，从而有利于精确控制所述第二栅电极层和第一栅电极层430的相对位置关系。

结合参考图17至图25，形成覆盖所述第二沟道层600的第二栅介质层820、横跨所述第二沟道层600且覆盖所述第二栅介质层820的第二栅电极层830、以及位于所述第二栅电极层830两侧的键合层500上的第二源漏掺杂层700，所述第二栅电极层830沿所述第四方向(如图23中D方向所示)延伸，所述第四方向与第三方向具有第二夹角β(如图23所示)，所述第二源漏掺杂700层与位于所述第二栅电极层830下方的第二沟道层600端部相接触，所述第二栅电极层830、第二栅介质层820、第二源漏掺杂层700和第二沟道层600用于构成第二晶体管结构800，其中，所述第二夹角β与第一夹角α不相等。

本实施例提供的半导体结构的形成方法中，形成所述第一晶体管结构400时，所述第一沟道层200沿第一方向延伸，所述第一栅电极层430沿第二方向延伸，且所述第一方向和第二方向具有第一夹角α，形成所述第二晶体管结构800时，图形化所述第二基底630，形成沿第三方向延伸的第二沟道层600，所述第二栅电极层830沿第四方向延伸，所述第四方向与第三方向具有第二夹角β，其中，所述第二夹角β与第一夹角α不相等，则易于使第一晶体管结构400中的第一沟道层200和第二晶体管结构800中的第二沟道层600以及第二栅电极层830在水平方向上错开，使第一晶体管结构400中的第一栅电极层430和第二晶体管结构800中的第二沟道层600以及第二栅电极层830在水平方向上错开，并且，即使所述第一晶体管结构400中的第一沟道层200与所述第二晶体管结构800中的第二沟道层600或第二栅电极层830在水平方向上重合，由于所述第二夹角β与第一夹角α不相等，因此，仍可以保障所述第一晶体管结构400中的第一栅电极层430不被所述第二晶体管结构800完全遮挡，同理，即使所述第一晶体管结构400中的第一栅电极层430与所述第二晶体管结构800中的第二沟道层600或第二栅电极层830在水平方向上重合，由于所述第二夹角β与第一夹角α不相等，因此，仍可以保障所述第一晶体管结构400中的第一沟道层200在水平方向上不被所述第二晶体管结构800完全遮挡，也就是说，第一晶体管结构400中的第一栅电极层430和第一源漏掺杂层300均被第二晶体管结构800完全遮挡的概率较低，相应的，当需要将第一晶体管结构中的第一源漏掺杂层或第一栅电极层的电性引出时，例如，当需要形成与第一源漏掺杂层电连接的源漏插塞，或者，形成与第一栅电极层430电连接的栅极插塞时，能够降低插塞的形成工艺受到第二晶体管结构800的阻挡的概率，从而易于将第一晶体管结构400中第一栅电极层430或第一源漏掺杂层300的电性引出，并且，将第一晶体管结构400中的第一源漏掺杂层300或第一栅电极层430的电性引出时，无需过多延长所述第一源漏掺杂层300和第一栅电极层430的长度，即可形成相应的源漏插塞和栅极插塞，从而有利于节约所述半导体结构的占用面积。

参考图23，图23(a)为第一沟道层200、第一栅电极层430、第一源漏掺杂层300、第二沟道层600、第二栅电极层830和第二源漏掺杂层700在基底100上的投影图形的示意图，图4(b)为第二沟道层600、第二栅电极层830和第二源漏掺杂层700在基底100上的投影图形的示意图。所述第二沟道层600沿第三方向延伸，所述第二栅电极层830沿第四方向延伸，且所述第三方向和第四方向具有第二夹角β。

其中，第二夹角β为所述第三方向沿顺时针方向旋转至与第四方向首次重合所经过的角度。

需要说明的是，所述第二夹角β不宜过小，也不宜过大。如果所述第二夹角β过小，则所述第二栅电极层830的延伸方向与所述第二沟道层600的延伸方向过于接近，对于形成第二源漏掺杂层700造成不必要的困难，影响所述CFET结构的性能；如果所述第二夹角β过大，依然会造成所述第二栅电极层831的延伸方向与所述第二沟道层600的延伸方向过于接近，从而对于形成第二源漏掺杂层700造成不必要的困难，影响所述CFET结构的性能。为此，本实施例中，所述第二夹角β为45°至135°。

本实施例中，所述第一夹角α和第二夹角β不相等，具体地，所述第一方向与所述第三方向平行，且所述第二方向与所述第四方向具有夹角；或者，所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向平行；或者，所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向具有夹角。本实施例中，以所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向具有夹角为例，有利于保障所述第一晶体管结构400中的第一沟道层200和第一栅电极层430都不被所述第二晶体管结构800中的第二沟道层600或第二栅电极层830完全遮挡，从而有利于占用较小的面积同时把所述第一晶体管结构400中的第一沟道层200和第一栅电极层430的电性引出。

需要说明的是，所述第一夹角α和第二夹角β的度数差值不宜过小。如果所述第一夹角α和第二夹角β的度数差值过小，则当所述第一晶体管结构400中的第一沟道层200与所述第二晶体管结构800中的第二沟道层600或第二栅电极层830在水平方向上重合时，由于所述第一夹角α和第二夹角β过于接近，所述第一晶体管结构400中的第一栅电极层430容易被所述第二晶体管结构800中的第二沟道层600或第二栅电极层830完全遮挡，从而难以将所述第一栅电极层430的电性引出，同理，当所述第一晶体管结构400中的第一栅电极层430与所述第二晶体管结构800中的第二沟道层600或第二栅电极层830在水平方向上重合时，所述第一晶体管结构400中的第一沟道层200容易被所述第二晶体管结构800中的第二沟道层600或第二栅电极层830完全遮挡，从而难以将所述第一源漏掺杂层300的电性引出，影响所述CFET结构的性能。为此，本实施例中，所述第一夹角α和第二夹角β的度数差值大于5°。

本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成第二栅介质层820和第二栅电极层830，因此，在形成第二栅介质层820、第二栅电极层830和第二源漏掺杂层700之前，还包括形成伪栅结构的步骤。

相应的，在后续形成底部源漏插塞和底部栅极插塞之前，所述形成方法还包括：在键合层500上形成第二层间介质层620。本实施例中，第二层间介质层620覆盖第二源漏掺杂层700的顶部以及第二栅电极层830的侧壁。

以下结合附图，对形成第二晶体管结构800的步骤做详细说明。

结合参考图17至图19，图17是第一沟道层、第一栅电极层、第一源漏掺杂层、第二沟道层和伪栅结构在第一基底上的投影图形的示意图，图18是沿第四方向的剖面图，图19是沿第三方向的剖面图，在所述键合层500上形成沿所述第二方向延伸的伪栅结构850，所述伪栅结构850横跨第二沟道层600且覆盖第二沟道层600的部分顶部和部分侧壁，所述伪栅结构850沿所述第四方向延伸。

其中，为了便于图示，图18和图19未示出第一晶体管结构400。

伪栅结构850用于为后续形成第二栅电极层830占据空间位置。

具体地，所述伪栅结构850横跨沟道叠层670，且覆盖所述沟道叠层670的部分顶部和部分侧壁。

本实施例中，伪栅结构850包括覆盖沟道叠层670的伪栅氧化层(图未示)、以及覆盖伪栅氧化层的伪栅极层(图未示)。作为一种示例，伪栅氧化层的材料为氧化硅或氮氧化硅，伪栅极层的材料为多晶硅、非晶硅或非晶碳。

在其他实施例中，当第二沟道层为凸立于键合层上的第二鳍部时，相应的，所述伪栅结构横跨所述第二鳍部，且覆盖所述第二鳍部的部分顶部和部分侧壁。

继续参考图17至图19，在形成伪栅结构850后，还包括：在伪栅结构850的侧壁形成第二栅极侧墙840；形成第二栅极侧墙840后，在伪栅结构850两侧的第二沟道层600中形成第二源漏掺杂层700，第二源漏掺杂层700与位于伪栅结构850下方的第二沟道层600端部相接触。

第二源漏掺杂层700用于作为第二晶体管的源极或漏极。本实施例中，第二源漏掺杂层700包括掺杂有离子的第二外延层，且第二外延层中掺杂离子的导电类型与第二晶体管的沟道导电类型相同。具体地，去除伪栅结构850两侧的第二沟道层600后，采用外延工艺形成第二源漏掺杂层700。

需要说明的是，在去除伪栅结构850两侧的第二沟道层600后，形成第二源漏掺杂层700之前，还包括：横向刻蚀露出的部分宽度的牺牲层680，形成由相邻第二沟道层600和牺牲层680围成的沟槽、或者由第二沟道层600、键合层500和牺牲层680围成的沟槽；在所述沟槽中形成第二内侧墙(未标示)。

对第二栅极侧墙840、第二源漏掺杂层700和第二内侧墙的具体描述，可参考前述实施例中的相应描述，在此不再赘述。

继续参考图17至图19，形成所述第二源漏掺杂层700后，在所述伪栅结构850侧部的键合层500上形成第二层间介质层620，所述第二层间介质层620覆盖所述伪栅结构850的侧壁并露出所述伪栅结构850的顶部。

第二层间介质层620用于隔离后续第二晶体管结构中的相邻晶体管，还用于为后续形成第二栅介质层820和第二栅电极层830提供工艺基础。第二层间介质层620的材料为绝缘材料，绝缘材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第二层间介质层620的材料为氧化硅。

结合参考图20和图21，图20是沿第四方向的剖面图，图21是沿第三方向的剖面图，去除伪栅结构850(如图19所示)，在第二层间介质层620中形成栅极开口860。

其中，为了便于图示，图20和图21未示出第一晶体管结构400。

所述栅极开口860用于为后续形成第二栅介质层和第二栅电极层提供空间位置。本实施例中，形成栅极开口860后，还包括：去除栅极开口860露出的牺牲层680，形成与栅极开口860相连通的通槽870。通槽870也用于为后续形成第二栅介质层和第二栅电极层提供空间位置。

结合参考图22至图25，图22是本发明第一晶体管结构和第二晶体管结构一实施例的立体图，图23是第一沟道层、第一栅电极层、第一源漏掺杂层、第二沟道层、第二源漏掺杂层和第二栅电极层在第一基底上的投影图形的示意图，图24是沿第四方向的剖面图，图25是沿第三方向的剖面图，形成覆盖栅极开口860的底部和侧壁的第二栅介质层820，所述第二栅介质层820还覆盖所述栅极开口860中的第二沟道层220的顶部和侧壁；在栅极开口860中形成第二栅电极层830，其中，第二栅电极层830、第二栅介质层820、第二源漏掺杂层201和第二沟道层220用于构成第二晶体管结构700。

其中，为了便于图示，图22中仅示意出了第一基底、第一栅电极层、第一源漏掺杂层、键合层、第二栅电极层和第二源漏掺杂层，图24和图25未示出第一晶体管结构。

本实施例中，第二栅介质层820用于隔离第二栅电极层830和第二沟道层600。本实施例中，第二栅介质层820包括第二栅氧化层、以及覆盖第二栅氧化层的第二高k栅介质层。其中，第二栅氧化层保形覆盖第二沟道层600的各个表面；第二高k栅介质层保形覆盖栅氧化层，且还保形覆盖栅极开口860的底部和侧壁。对第二栅介质层820的具体描述，可参考前述对第一栅介质层420的相关描述，在此不再赘述。

需要说明的是，形成第二栅介质层820的步骤中，第二栅介质层820还会覆盖第二层间介质层620的顶部。

第二栅电极层830为用于控制第二晶体管的沟道的开启或关断。本实施例中，第二栅电极层830环绕覆盖第二沟道层600上的第二栅介质层820。在其他实施例中，当第二沟道层为第二鳍部时，相应的，第二栅电极层横跨第二鳍部，且覆盖所述第二鳍部的部分顶部和部分侧壁第二栅介质层。本实施例中，第二栅电极层830为金属栅电极层，第二栅电极层830的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。具体地，第二栅电极层830包括第二功函数层(图未示)、以及覆盖第二功函数层的第二电极层(图未示)。对第二功函数层和第二电极层的具体描述，可分别参考前述对第一功函数层和第一电极层的相关描述，在此不再赘述。

具体地，通过依次进行的沉积步骤和平坦化步骤，在栅极开口860中形成第二栅电极层830。其中，在平坦化的过程中，还去除位于第二层间介质层620顶部的第二栅介质层820。

结合参考图26至图28，图26是立体图，图27是图26中沿第二方向的剖面图，图28是图26中沿第一方向的剖面图，具体地，参考图27，所述形成方法还包括：形成贯穿第二沟道层600和第二栅电极层830侧部的键合层500的底部栅极插塞910，底部栅极插塞910位于第一栅电极层430顶部，且与第一栅电极层430电连接。

为了便于图示，图26中仅示意出了第一基底、第一栅电极层、第一源漏掺杂层、键合层、第二栅电极层、第二源漏掺杂层、底部源漏插塞和顶部源漏插塞，图27和图28未示出第二晶体管结构。

底部栅极插塞910用于实现第一栅电极层430与外部电路结构的电连接。

本实施例中，形成所述底部栅极插塞910的步骤包括：形成贯穿所述第一栅电极层430顶部的第二层间介质层620和键合层500的第二接触孔，所述第二接触孔露出所述第一栅电极层430；在所述第二接触孔中填充导电材料，形成位于所述第二接触孔中的底部栅极插塞910。

本实施例中，在同一步骤中，形成贯穿第一栅电极层430顶部的第二层间介质层620和键合层500的第二接触孔，因此，在形成底部栅极插塞910过程中，只需进行一次光刻工艺，底部栅极插塞910为一体结构，从而降低形成底部栅极插塞910的工艺难度(例如，光刻工艺中的对准难度)。

参考图28，所述形成方法还包括：形成贯穿第二沟道层600和第二栅电极层830侧部的键合层500的底部源漏插塞900，底部源漏插塞900位于第一源漏掺杂层300顶部，且与第一源漏掺杂层300电连接。

底部源漏插塞900用于实现第一源漏掺杂层300与外部电路结构的电连接。

本实施例中，形成所述底部源漏插塞900的步骤包括：形成贯穿所述第一源漏掺杂层300顶部的第二层间介质层620、键合层500和第一层间介质220层的第一接触孔，所述第一接触孔露出第一源漏掺杂层300；在所述第一接触孔中填充导电材料，形成位于所述第一接触孔中的底部源漏插塞900。

同理，在同一步骤中，形成贯穿第一源漏掺杂层300顶部的第二层间介质层620、键合层500和第一层间介质220层的第一接触孔，因此，在形成底部源漏插塞900的过程中，只需进行一次光刻工艺，底部源漏插塞900为一体结构，从而降低形成底部源漏插塞900的工艺难度。

具体地，采用沉积工艺填充导电材料，并通过对导电材料进行平坦化处理，以形成位于第一接触孔中的底部源漏插塞900、以及位于第二接触孔中的底部栅极插塞910。作为一种示例，可以在同一步骤中形成底部源漏插塞900和底部栅极插塞910。

本实施例中，底部源漏插塞900的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、AL、TiSiN和TiAlC中的一种或多种，底部栅极插塞910的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、AL、TiSiN和TiAlC中的一种或多种。上述材料具有较好的导电性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (25)

1.一种半导体结构，其特征在于，包括：

第一晶体管结构，包括基底、位于所述基底上的第一沟道层、覆盖所述第一沟道层的第一栅介质层、覆盖所述第一栅介质层的第一栅电极层、以及位于所述第一栅电极层两侧的基底上的第一源漏掺杂层，所述第一源漏掺杂层与位于所述第一栅电极层下方的第一沟道层端部相接触，所述第一沟道层沿第一方向延伸，所述第一栅电极层沿第二方向延伸，且所述第一方向和第二方向具有第一夹角，所述第一晶体管结构具有位于所述第一栅电极层一侧的键合面；

键合层，位于所述第一晶体管结构的键合面上；

第二晶体管结构，位于所述键合层上，所述第二晶体管结构包括第二沟道层、覆盖所述第二沟道层的第二栅介质层、覆盖所述第二栅介质层的第二栅电极层、以及位于所述第二栅电极层两侧的键合层上的第二源漏掺杂层，所述第二源漏掺杂层与位于所述第二栅电极层下方的第二沟道层端部相接触，所述第二沟道层沿第三方向延伸，所述第二栅电极层沿第四方向延伸，且所述第三方向和第四方向具有第二夹角，所述第二夹角与所述第一夹角不相等。

2.如权利要求1所述的半导体结构，其特征在于，所述第一夹角的度数为45°

至135°；所述第二夹角的度数为45°至135°。

3.如权利要求1所述的半导体结构，其特征在于，所述第一夹角和第二夹角的度数差值大于5°。

4.如权利要求1所述的半导体结构，其特征在于，所述第一方向与所述第三方向平行，且所述第二方向与所述第四方向具有夹角；

或者，所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向平行；

或者，所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向具有夹角。

5.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：底部源漏插塞，贯穿所述第二沟道层和第二栅电极层侧部的键合层，所述底部源漏插塞位于所述第一源漏掺杂层的顶部，并与所述第一源漏掺杂层电连接。

6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：底部栅极插塞，贯穿所述第二沟道层和第二栅电极层侧部的键合层，所述底部栅极插塞位于所述第一栅电极层的顶部，并与所述第一栅电极层电连接。

7.如权利要求5所述的半导体结构，其特征在于，所述第一晶体管结构还包括：第一层间介质层，位于第一栅电极层侧部的基底上，并覆盖所述第一栅电极层的侧壁；

所述第二晶体管结构还包括：第二层间介质层，位于所述键合层上且覆盖所述第二源漏掺杂层和第二栅电极层；

所述底部源漏插塞贯穿所述第一源漏掺杂层顶部的所述第二层间介质层、键合层和第一层间介质层。

8.如权利要求6所述的半导体结构，其特征在于，所述第一晶体管结构还包括：第一层间介质层，位于第一栅电极层侧部的基底上，并覆盖所述第一栅电极层的侧壁；

所述第二晶体管结构还包括：第二层间介质层，位于所述键合层上且覆盖所述第二源漏掺杂层和第二栅电极层；

所述底部栅极插塞贯穿所述第一栅电极层顶部的所述第二层间介质层、键合层和第一层间介质层。

9.如权利要求5所述的半导体结构，其特征在于，所述底部源漏插塞的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、AL、TiSiN和TiAlC中的一种或多种。

10.如权利要求6所述的半导体结构，其特征在于，所述底部栅极插塞的材料包括W、Co、Ru、TiN、TaN、Ta、Ti、TiAl、AL、TiSiN和TiAlC中的一种或多种。

11.如权利要求1所述的半导体结构，其特征在于，所述第一沟道层为凸立于所述基底上的第一鳍部；所述第一栅电极层横跨所述第一鳍部，且覆盖所述第一鳍部的部分顶部和部分侧壁上的第一栅介质层；

或者，所述第一沟道层位于所述基底上且与所述基底间隔设置，所述第一沟道层包括一个或多个间隔设置的第一子沟道层；所述第一栅电极层环绕覆盖所述第一沟道层上的第一栅介质层。

12.如权利要求1所述的半导体结构，其特征在于，所述第二沟道层为凸立于所述键合层上的第二鳍部；所述第二栅电极层横跨所述第二鳍部，且覆盖所述第二鳍部的部分顶部和部分侧壁上的第二栅介质层；

或者，所述第二沟道层位于所述键合层上且与所述键合层间隔设置，所述第二沟道层包括一个或多个间隔设置的第二子沟道层；所述第二栅电极层环绕覆盖所述第二沟道层上的第二栅介质层。

13.如权利要求1所述的半导体结构，其特征在于，所述第一晶体管结构包括NMOS晶体管，所述第二晶体管结构包括PMOS晶体管；

或者，所述第一晶体管结构包括PMOS晶体管，所述第二晶体管结构包括NMOS晶体管。

14.如权利要求1所述的半导体结构，其特征在于，所述第一沟道层的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料；所述第二沟道层的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。

15.如权利要求1所述的半导体结构，其特征在于，所述键合层的材料包括氧化硅、氮化硅、氮氧化硅和掺碳的氧化硅中的一种或多种。

16.如权利要求1所述的半导体结构，其特征在于，所述第一栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种；所述第二栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。

17.如权利要求1所述的半导体结构，其特征在于，所述第一栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种；所述第二栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。

18.一种半导体结构的形成方法，其特征在于，包括：

形成第一晶体管结构，所述第一晶体管结构包括第一基底、位于所述第一基底上的第一沟道层、覆盖所述第一沟道层的第一栅介质层、覆盖所述第一栅介质层的第一栅电极层、以及位于所述第一栅电极层两侧的第一基底上的第一源漏掺杂层，所述第一源漏掺杂层与位于所述第一栅电极层下方的第一沟道层端部相接触，所述第一晶体管结构具有位于所述第一栅电极层一侧的键合面，其中，所述第一沟道层沿第一方向延伸，所述第一栅电极层沿第二方向延伸，且所述第一方向和第二方向具有第一夹角；

利用键合层将第二基底键合在所述键合面上；

图形化所述第二基底，形成沿所述第三方向延伸的第二沟道层；

形成覆盖所述第二沟道层的第二栅介质层、横跨所述第二沟道层且覆盖所述第二栅介质层的第二栅电极层、以及位于所述第二栅电极层两侧的键合层上的第二源漏掺杂层，所述第二栅电极层沿所述第四方向延伸，所述第四方向与第三方向具有第二夹角，所述第二源漏掺杂层与位于所述第二栅电极层下方的第二沟道层端部相接触，所述第二栅电极层、第二栅介质层、第二源漏掺杂层和第二沟道层用于构成第二晶体管结构，其中，所述第二夹角与第一夹角不相等。

19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第一方向与所述第三方向平行，且所述第二方向与所述第四方向具有夹角；

或者，所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向平行；

或者，所述第一方向与所述第三方向具有夹角，且所述第二方向与所述第四方向具有夹角。

20.权利要求18所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：形成贯穿所述第二沟道层和第二栅电极层侧部的键合层的底部源漏插塞，所述底部源漏插塞位于所述第一源漏掺杂层顶部，且与所述第一源漏掺杂层电连接。

21.权利要求18所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：形成贯穿所述第二沟道层和第二栅电极层侧部的键合层的底部栅极插塞，所述底部栅极插塞位于所述第一栅电极层顶部，且与所述第一栅电极层电连接。

22.如权利要求20所述的半导体结构的形成方法，其特征在于，所述形成第一晶体管结构的步骤中，所述第一晶体管结构还包括第一层间介质层，所述第一层间介质层位于第一栅电极层侧部的第一基底上，并覆盖所述第一栅电极层的侧壁；

在形成所述底部源漏插塞之前，所述形成方法还包括：在所述键合层上形成第二层间介质层，其中，所述第二层间介质层覆盖所述第二源漏掺杂层的顶部以及所述第二栅电极层的侧壁；

形成所述底部源漏插塞的步骤包括：形成贯穿所述第一源漏掺杂层顶部的所述第二层间介质层、键合层和第一层间介质层的第一接触孔，所述第一接触孔露出所述第一源漏掺杂层；在所述第一接触孔中填充导电材料，形成位于所述第一接触孔中的底部源漏插塞。

23.如权利要求21所述的半导体结构的形成方法，其特征在于，所述形成第一晶体管结构的步骤中，所述第一晶体管结构还包括第一层间介质层，所述第一层间介质层位于第一栅电极层侧部的第一基底上，并覆盖所述第一栅电极层的侧壁；

在形成所述底部栅极插塞之前，所述形成方法还包括：在所述键合层上形成第二层间介质层，其中，所述第二层间介质层覆盖所述第二源漏掺杂层的顶部以及所述第二栅电极层的侧壁。

形成所述底部栅极插塞的步骤包括：形成贯穿所述第一栅电极层顶部的所述第二层间介质层、键合层和第一层间介质层的第二接触孔，所述第二接触孔露出所述第一栅电极层；在所述第二接触孔中填充导电材料，形成位于所述第二接触孔中的底部栅极插塞。

24.如权利要求18所述的半导体结构的形成方法，其特征在于，形成第一晶体管结构的步骤中，所述第一沟道层为凸立于所述基底上的第一鳍部；所述第一栅电极层横跨所述第一鳍部，且覆盖所述第一鳍部的部分顶部和部分侧壁上的第一栅介质层；

或者，所述第一沟道层位于所述基底上且与所述基底间隔设置，所述第一沟道层包括一个或多个间隔设置的第一子沟道层；所述第一栅电极层环绕覆盖所述第一沟道层上的第一栅介质层。

25.如权利要求18所述的半导体结构的形成方法，其特征在于，利用键合层将第二基底键合在所述键合面上的步骤中，所述第二基底为鳍部材料层；

图形化所述第二基底的步骤中，所述第二沟道层为凸立于所述键合层上的鳍部；

形成所述第二栅电极层的步骤中，所述第二栅电极层横跨所述鳍部，且覆盖所述鳍部的部分顶部和部分侧壁上的第二栅介质层；

或者，利用键合层将第二基底键合在所述键合面上的步骤中，所述第二基底包括一个或多个堆叠的沟道材料叠层，所述沟道材料叠层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层，且在同一个所述沟道材料叠层中，所述牺牲材料层相比于所述沟道材料层更靠近所述键合层；

图形化所述第二基底的步骤中，将所述沟道材料叠层图形化为凸立于所述键合层上的一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的子沟道层，所述一个或多个子沟道层构成所述第二沟道层；

形成覆盖所述第二沟道层的第二栅介质层之前，去除所述牺牲层，露出所述第二子沟道层的各个表面；

形成所述第二栅电极层的步骤中，所述第二栅电极层横跨所述第二沟道层，且环绕覆盖所述第二沟道层上的第二栅介质层。

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