CN116847725A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN116847725A
CN116847725A CN202210278460.5A CN202210278460A CN116847725A CN 116847725 A CN116847725 A CN 116847725A CN 202210278460 A CN202210278460 A CN 202210278460A CN 116847725 A CN116847725 A CN 116847725A
Authority
CN
China
Prior art keywords
layer
forming
dielectric layer
semiconductor structure
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210278460.5A
Other languages
English (en)
Inventor
金吉松
朱占魁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202210278460.5A priority Critical patent/CN116847725A/zh
Priority to US18/096,643 priority patent/US20230299075A1/en
Publication of CN116847725A publication Critical patent/CN116847725A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其形成方法，所述半导体结构包括：基底；第一介质层，位于所述基底上；沟槽，位于所述第一介质层中；导电层，位于所述沟槽的底部和侧壁上，所述导电层用于作为电阻结构；第二介质层，填充于形成有所述导电层的所述沟槽内。本发明实施例有利于提高所述电阻结构的等效导电截面积，有利于减小电阻结构占用的横向面积，进而有利于器件的小型化。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路中通常包括有源器件和无源器件。有源器件包括MOS晶体管，而无源器件包括电阻结构。
MOS晶体管的基本结构包括：沟道结构；位于沟道结构上的栅极结构；分别位于栅极结构两侧的源区和漏区，与所述沟道结构沿延伸方向的端部相接触。
为了降低工艺成本，通常在形成MOS晶体管的过程中形成电阻结构。
但是，目前电阻结构占用的面积过大。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高所述电阻结构的等效导电截面积，有利于减小电阻结构占用的横向面积，进而有利于器件的小型化。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；第一介质层，位于所述基底上；沟槽，位于所述第一介质层中；导电层，位于所述沟槽的底部和侧壁上，所述导电层用于作为电阻结构；第二介质层，填充于形成有所述导电层的所述沟槽内。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一介质层；在所述第一介质层中形成沟槽；在所述沟槽的底部和侧壁上形成导电层，位于所述沟槽底部和侧壁上的所述导电层用于作为电阻结构；在所述导电层上形成填充所述沟槽的第二介质层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构，导电层位于所述沟槽的底部和侧壁上，所述导电层用于作为电阻结构，与所述电阻结构为片状结构或长方形结构相比，所述导电层不仅位于沟槽的底部上，且还位于所述沟槽的侧壁，以平行于基底的方向为横向，在相同的横向面积下，所述电阻结构的等效导电截面积更大，有利于减小电阻结构占用的横向面积，进而有利于器件的小型化。
本发明实施例提供的半导体结构的形成方法中，在所述第一介质层中形成沟槽，在所述沟槽的底部和侧壁上形成导电层，所述导电层用于作为电阻结构，与所述电阻结构为片状结构或长方形结构相比，所述导电层不仅位于沟槽的底部上，且还位于所述沟槽的侧壁，以平行于基底的方向为横向，在相同的横向面积下，所述电阻结构的等效导电截面积更大，有利于减小电阻结构占用的横向面积，进而有利于器件的小型化。
附图说明
图1至图2是一种半导体结构的结构示意图；
图3至图5是本发明半导体结构一实施例的结构示意图；
图6是本发明半导体结构另一实施例的结构示意图
图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图15至图20是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前电阻结构占用的面积过大。现结合一种半导体结构，分析半导体结构性能有待提高的原因。
图1至图2是一种半导体结构的结构示意图。其中，图1为俯视图，图2为图1沿xx方向的剖面图。
所述半导体结构包括：第一介质层1；导电层2，位于所述第一介质层1的顶部上，所述导电层2为片状结构，所述导电层2用于作为电阻结构；第二介质层3，位于所述导电层2的顶部上。
所述导电层2位于所述第一介质层1的顶部上，所述导电层2为片状结构，所述导电层2占用的面积较大，不利于器件的小型化。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底；第一介质层，位于所述基底上；沟槽，位于所述第一介质层中；导电层，位于所述沟槽的底部和侧壁上，所述导电层用于作为电阻结构；第二介质层，填充于形成有所述导电层的所述沟槽内。
本发明实施例提供的半导体结构，导电层位于所述沟槽的底部和侧壁上，所述导电层用于作为电阻结构，与所述电阻结构为片状结构或长方形结构相比，所述导电层不仅位于沟槽的底部上，且还位于所述沟槽的侧壁，以平行于基底的方向为横向，在相同的横向面积下，所述电阻结构的等效导电截面积更大，有利于减小电阻结构占用的横向面积，进而有利于器件的小型化。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图3至图5，示出了本发明半导体结构一实施例的结构示意图。其中，图3是沿垂直于沟道结构延伸方向的剖面图，图4是图3在电阻区对应的俯视图，图5是图4沿xx方向的剖面图。
本实施例中，所述半导体结构包括：基底100；第一介质层160，位于所述基底100上；沟槽200(结合参考图8)，位于所述第一介质层160中；导电层210，位于所述沟槽200的底部和侧壁上，所述导电层210用于作为电阻结构；第二介质层220，填充于形成有所述导电层210的所述沟槽200内。
所述基底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。本实施例中，所述基底100的材料为硅，所述基底100为硅衬底。
本实施例中，所述基底100包括用于形成晶体管的器件区100a和用于形成电阻结构的电阻区100b。
具体地，所述晶体管包括NMOS晶体管和PMOS晶体管中的一种或两种。
所述第一介质层160用于为后续形成沟槽提供平台，所述第一介质层160还用于实现相邻导电层之间的电隔离。
所述第一介质层160为电介质绝缘材料，例如：所述第一介质层160的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。所述第一介质层160可以为单层或多层结构。
本实施例中，所述半导体结构还包括：沟道结构120，位于所述器件区100a的基底100上；隔离层130，位于所述基底100上且围绕所述沟道结构120的隔离层130；层间介质层150，位于所述隔离层130上，所述层间介质层150与所述隔离层130用于作为所述第一介质层160。
所述沟道结构120用于为晶体管提供导电沟道。
本实施例中，以所述晶体管为鳍式场效应晶体管为示例进行说明，所述沟道结构120凸出于所述基底100，所述沟道结构120为鳍部。
本实施例中，鳍部与基底100为一体型结构，鳍部的材料与基底100的材料相同，均为硅。在其他实施例中，鳍部的材料可以与基底的材料不同，鳍部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述鳍部的数量为多个，多个所述鳍部分立于所述器件区100a的基底100上。
在另一些实施例中，当形成其他类型的晶体管时，所述沟道结构还可以为其他类型的结构。例如：当形成全包围栅极晶体管时，所述沟道结构包括一个或多个与所述基底悬空间隔设置的沟道层。其中，所述沟道层用于提供全包围栅极晶体管的导电沟道。
所述隔离层130用于隔离相邻的沟道结构，所述隔离层130还用于实现所述栅极结构140与所述基底100之间的隔离。具体地，本实施例中，所述隔离层130用于隔离相邻的鳍部。
为此，所述隔离层130的材料为绝缘介质材料，例如：所述隔离层130的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，所述半导体结构还包括：栅极结构140，位于所述器件区100a的隔离层130上且横跨所述沟道结构120；源漏掺杂区(图未示)，位于所述栅极结构140两侧且与所述沟道结构120沿延伸方向的端部相接触。
相应的，所述层间介质层150，位于所述栅极结构140侧部的隔离层130上。
本实施例中，所述栅极结构140为器件栅极结构，在器件工作时，所述栅极结构140用于控制晶体管导电沟道的开启和关断。
本实施例中，所述栅极结构140横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。在其他实施例中，当晶体管为全包围栅极晶体管时，所述栅极结构相应包围所述沟道层。
本实施例中，所述栅极结构140为金属栅极(Metal Gate)结构。其他实施例中，栅极结构还可以为其他类型的栅极结构，例如：多晶硅或非晶硅栅极结构等。
在具体实施中，所述栅极结构140可以包括功函数层和位于所述功函数层上的栅电极层。本实施例中，所述栅极结构140的材料包括：TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的任意一种或多种。
需要说明的是，本实施例中，所述栅极结构140与所述沟道结构120之间还形成有栅介质层165，所述栅介质层165用于实现栅极结构140与导电沟道之间的绝缘。本实施例中，所述栅介质层165还位于所述栅极结构140与所述隔离层130之间、以及所述栅极结构140的侧壁上。
在具体实施中，所述栅介质层165可以包括栅氧化层和位于所述栅氧化层上的高k栅介质层。所述栅氧化层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或几种，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或几种。
在其他实施例中，所述栅介质层还可以仅包括栅氧化层或者仅包括所述高k栅介质层。
本实施例中，所述栅极结构140的侧壁上还形成有侧墙145，所述侧墙145用于保护栅极结构140的侧壁，还用于定义所述源漏掺杂区的形成位置。
所述侧墙145的材料包括氧化硅、氮化硅、低介电常数和超低介电常数材料中的一种或几种。
所述源漏掺杂区用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区用于提供载流子源。本实施例中，源漏掺杂区位于栅极结构140和侧墙145两侧的鳍部内。
本实施例中，源漏掺杂区包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。当形成PMOS晶体管时，源漏掺杂区包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe；当形成NMOS晶体管时，源漏掺杂区包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
所述层间介质层150用于隔离相邻器件。具体地，所述层间介质层150覆盖侧墙145的侧壁。
层间介质层150的材料为绝缘材料。所述层间介质层150的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种中的一种或多种。本实施例中，层间介质层150的材料为氧化硅。
本实施例中，所述半导体结构还包括：接触刻蚀阻挡层170，位于所述隔离层130与所述层间介质层150之间。
在半导体领域中，所述半导体结构通常还包括贯穿所述层间介质层150且与所述源漏掺杂区相接触的源漏互连层(图未示)，源漏互连层的形成步骤通常包括：形成贯穿源漏掺杂区顶部上的层间介质层150的互连槽，在所述互连槽内形成所述源漏互连层。本实施例中，所述接触刻蚀阻挡层170用于在形成互连槽的过程中，暂时定义刻蚀停止的位置，以提高所述互连槽的刻蚀一致性、降低形成互连槽的工艺对所述源漏掺杂区造成损伤的几率，并且，所述接触刻蚀阻挡层170还用于在形成沟槽的过程中，定义刻蚀停止的位置，以提高所述沟槽的底部高度一致性。
所述接触刻蚀阻挡层170选用与所述层间介质层150以及所述隔离层130的材料均具有刻蚀选择性的材料。作为一种示例，所述层间介质层150和所述隔离层130的材料均为氧化硅，所述接触刻蚀阻挡层170的材料为氮化硅。
所述沟槽200用于为形成导电层210提供空间位置。
本实施例中，所述沟槽200贯穿所述电阻区100b的所述层间介质层150。
在半导体领域中，半导体结构通常还包括：源漏互连层，位于所述层间介质层中且与所述源漏掺杂区相接触；源漏插塞，与所述源漏互连层相接触；栅极插塞，与栅极结构相接触。
本实施例中，所述电阻结构位于所述层间介质层150中，相应能够利用形成源漏插塞或形成栅极插塞的工艺，形成与电阻结构相接触的连接结构，以实现电阻结构与外部电路之间的电连接，相应降低了实现电阻结构与外部电路之间电连接的难度。
作为一实施例，所述沟槽200的底部暴露出所述接触刻蚀阻挡层170。也就是说，在半导体结构的形成过程中，能够以所述接触刻蚀阻挡层170的顶面为停止位置，在所述电阻区100b的所述层间介质层150中形成所述沟槽200，有利于精确控制所述沟槽200底部的高度，相应提高所述电阻区100b的沟槽200底部的高度一致性。
需要说明的是，本实施例中，以所述沟槽200贯穿电阻区100b的层间介质层150为示例进行说明。在其他实施例中，所述沟槽还可以贯穿电阻区的层间介质层和接触刻蚀阻挡层，或者，所述沟槽可以贯穿电阻区的层间介质层和接触刻蚀阻挡层、以及部分厚度的所述隔离层。
本实施例中，所述半导体结构还包括：源漏互连层(图未示)，贯穿所述源漏掺杂区顶部上的所述层间介质层150，所述源漏互连层与所述源漏掺杂区相接触。
所述源漏互连层用于实现源漏掺杂区与外部电路之间的电连接。
所述源漏互连层的材料为导电材料。本实施例中，所述源漏互连层的材料包括：W、Co、Cu、Ru以及Ni中的一种或几种。
在半导体结构的形成过程中，所述源漏互连层的形成步骤包括：形成贯穿所述源漏掺杂区顶部的层间介质层150的互连槽；在所述互连槽内形成所述源漏互连层。
本实施例中，所述半导体结构还包括：硬掩膜层180，位于在所述第一介质层160和所述栅极结构140上。所述硬掩膜层180用于作为形成所述沟槽200和互连槽的掩膜。
本实施例中，所述硬掩膜层180选用绝缘介质材料，从而在形成电阻结构之后，所述硬掩膜层180能够保留在半导体结构中，省去了去除所述硬掩膜层180的步骤，且所述硬掩膜层180的材料与所述第一介质层160的材料之间具有刻蚀选择性。作为一种示例，所述硬掩膜层180的材料包括氮化硅。
在其他实施例中，所述半导体结构中还可以省去所述应掩膜层。
与所述电阻结构为片状结构或长方形结构相比，本实施例中，所述导电层210不仅位于沟槽200的底部，还位于所述沟槽200的侧壁，以平行于基底100的方向为横向，在相同的横向面积下，所述电阻结构的等效导电截面积更大，有利于减小电阻结构占用的横向面积，进而有利于器件的小型化。
本实施例中，所述导电层210的材料包括TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。作为一种示例，所述导电层210的材料为TiN。
所述第二介质层220用于填充满所述沟槽200，从而为工艺制程提供平坦的表面。所述第二介质层220的材料为绝缘介质材料，例如：氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，所述半导体结构还包括：第三介质层230，覆盖所述第一介质层160、第二介质层220和导电层210上；连接结构，位于所述第三介质层230中且与所述导电层210相接触。
所述第三介质层230用于实现连接结构之间的电隔离。所述第三介质层230的材料为绝缘介质材料，所述第三介质层230的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种中的一种或多种。
需要说明的是，为了方便示意和说明，图4中省去了所述第三介质层230。
所述连接结构用于实现所述电阻结构与外部电路之间的电连接。
本实施例中，所述电阻结构位于所述层间介质层150中，相应能够利用形成源漏插塞或形成栅极插塞的工艺，形成与电阻结构相接触的连接结构，以实现电阻结构与外部电路之间的电连接，相应降低了实现电阻结构与外部电路之间电连接的难度。
本实施例中，所述导电层210的顶面与源漏互连层的顶面相齐平，以便利用形成源漏插塞的工艺，实现导电层210与外部电路或其他互连结构之间的电连接。在其他实施例中，所述导电层的顶面还可以与所述栅极结构的顶面相齐平，以便利用形成所述栅极插塞的工艺，实现所述导电层与外部电路或其他互连结构之间的电连接。
作为一种示例，所述连接结构包括与所述导电层210相接触的接触插塞240以及位于所述接触插塞240上的互连层250。
所述连接结构的材料包括：Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
图6是本发明半导体结构另一实施例的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
本实施例中，所述沟槽位于所述电阻区300b的所述层间介质层370中且暴露出所述隔离层380。
本实施例中，所述半导体结构还包括：侧墙390，位于所述栅极结构330的侧壁上、以及所述导电层350的侧壁与所述层间介质层370之间。
所述侧墙390位于所述栅极结构330的侧壁上以及导电层350的侧壁与层间介质层370之间，是由于在半导体结构的形成过程中，所述电阻区300b的隔离层380上形成有第一伪栅结构，所述第一伪栅结构用于为形成沟槽占据空间位置，也就是说，通过去除所述第一伪栅结构形成所述沟槽。
并且，结合参考图15，在半导体结构的形成过程中，在形成栅极结构之前，所述器件区上形成有第二伪栅结构，所述第二伪栅结构和第一伪栅结构在同一步骤中形成，从而利用形成第二伪栅结构320的工艺步骤，形成所述第一伪栅结构310，有利于提高工艺兼容性。
本实施例中，所述半导体结构还包括：接触刻蚀阻挡层395，位于所述隔离层380与所述层间介质层370之间以及所述侧墙390与所述层间介质层370之间。
对所述接触刻蚀阻挡层395的相关描述，请参考前述实施例中接触刻蚀阻挡层170的相应描述，在此不再赘述。
相应的，本发明还提供一种半导体结构的形成方法。图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图7，提供基底100，所述基底100上形成有第一介质层160。
所述基底100用于为后续工艺制程提供操作平台。
所述基底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。本实施例中，所述基底100的材料为硅，所述基底100为硅衬底。
本实施例中，所述基底100包括用于形成晶体管的器件区100a和用于形成电阻结构的电阻区100b。
具体地，所述晶体管包括NMOS晶体管和PMOS晶体管中的一种或两种。
所述第一介质层160用于为后续形成沟槽提供平台，所述第一介质层160还用于实现相邻导电层之间的电隔离。
所述第一介质层160为电介质绝缘材料，例如：所述第一介质层160的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。所述第一介质层160可以为单层或多层结构。
本实施例中，在提供基底100的步骤中，所述器件区100a的基底100上形成有沟道结构120，所述基底100上还形成有围绕所述沟道结构120的隔离层130，所述器件区100a的隔离层130上且横跨所述沟道结构120的栅极结构140，所述栅极结构140两侧还形成有源漏掺杂区(图未示)，所述源漏掺杂区与所述沟道结构120沿延伸方向的端部相接触，所述栅极结构140侧部的隔离层130上形成有层间介质层150，所述层间介质层150与所述隔离层130用于作为所述第一介质层160。
所述沟道结构120用于为晶体管提供导电沟道。
本实施例中，以所述晶体管为鳍式场效应晶体管为示例进行说明，所述沟道结构120凸出于所述基底100，所述沟道结构120为鳍部。
本实施例中，鳍部与基底100为一体型结构，鳍部的材料与基底100的材料相同，均为硅。在其他实施例中，鳍部的材料可以与基底的材料不同，鳍部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述鳍部的数量为多个，多个所述鳍部分立于所述器件区100a的基底100上。
在另一些实施例中，当形成其他类型的晶体管时，所述沟道结构还可以为其他类型的结构。例如：当形成全包围栅极晶体管时，所述沟道结构包括一个或多个与所述基底悬空间隔设置的沟道层。其中，所述沟道层用于提供全包围栅极晶体管的导电沟道。
所述隔离层130用于隔离相邻的沟道结构，所述隔离层130还用于实现所述栅极结构140与所述基底100之间的隔离。具体地，本实施例中，所述隔离层130用于隔离相邻的鳍部。
为此，所述隔离层130的材料为绝缘介质材料，例如：所述隔离层130的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，所述器件区100a的隔离层130上还形成有横跨所述沟道结构120的栅极结构140，所述栅极结构140两侧还形成有源漏掺杂区(图未示)，所述源漏掺杂区与所述沟道结构120沿延伸方向的端部相接触。
相应的，所述层间介质层150位于所述栅极结构140侧部的隔离层130上。
本实施例中，所述栅极结构140为器件栅极结构，在器件工作时，所述栅极结构140用于控制晶体管导电沟道的开启和关断。
本实施例中，所述栅极结构140横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。在其他实施例中，当晶体管为全包围栅极晶体管时，所述栅极结构相应包围所述沟道层。
本实施例中，所述栅极结构140为金属栅极(Metal Gate)结构。其他实施例中，栅极结构还可以为其他类型的栅极结构，例如：多晶硅或非晶硅栅极结构等。
在具体实施中，所述栅极结构140可以包括功函数层和位于所述功函数层上的栅电极层。本实施例中，所述栅极结构140的材料包括：TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的任意一种或多种。
需要说明的是，本实施例中，所述栅极结构140与所述沟道结构120之间还形成有栅介质层165，所述栅介质层165用于实现栅极结构140与导电沟道之间的绝缘。本实施例中，所述栅介质层165还位于所述栅极结构140与所述隔离层130之间、以及所述栅极结构140的侧壁上。
在具体实施中，所述栅介质层165可以包括栅氧化层和位于所述栅氧化层上的高k栅介质层。所述栅氧化层的材料包括氧化硅、氮化硅和氮氧化硅中的一种或几种，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或几种。
在其他实施例中，所述栅介质层还可以仅包括栅氧化层或者仅包括所述高k栅介质层。
本实施例中，所述栅极结构140的侧壁上还形成有侧墙145，所述侧墙145用于保护栅极结构140的侧壁，还用于定义所述源漏掺杂区的形成位置。
所述侧墙145的材料包括氧化硅、氮化硅、低介电常数和超低介电常数材料中的一种或几种。
所述源漏掺杂区用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区用于提供载流子源。本实施例中，源漏掺杂区位于栅极结构140和侧墙145两侧的鳍部内。
本实施例中，源漏掺杂区包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。当形成PMOS晶体管时，源漏掺杂区包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe；当形成NMOS晶体管时，源漏掺杂区包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
所述层间介质层150用于隔离相邻器件。具体地，所述层间介质层150覆盖侧墙145的侧壁。
层间介质层150的材料为绝缘材料。所述层间介质层150的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种中的一种或多种。本实施例中，层间介质层150的材料为氧化硅。
还需要说明的是，本实施例中，所述隔离层130与所述层间介质层150之间还形成有接触刻蚀阻挡层170。
本实施例中，所述接触刻蚀阻挡层170用于在后续形成互连槽的过程中，暂时定义刻蚀停止的位置，以提高所述互连槽的刻蚀一致性、降低形成互连槽的工艺对所述源漏掺杂区造成损伤的几率，并且，所述接触刻蚀阻挡层170还用于在后续形成沟槽的过程中，定义刻蚀停止的位置，以提高所述沟槽的底部高度一致性。
所述接触刻蚀阻挡层170选用与所述层间介质层150以及所述隔离层130的材料均具有刻蚀选择性的材料。作为一种示例，所述层间介质层150和所述隔离层130的材料均为氧化硅，所述接触刻蚀阻挡层170的材料为氮化硅。
参考图8，在所述第一介质层160中形成沟槽200。
所述沟槽200用于为形成导电层提供空间位置。
本实施例中，在所述第一介质层160中形成所述沟槽200的步骤包括：在所述电阻区100b的所述层间介质层150中形成所述沟槽200。
相应地，后续在所述沟槽200的底部和侧壁上形成导电层，位于所述沟槽200底部和侧壁上的所述导电层用于作为电阻结构，所述电阻结构位于所述层间介质层150中。
在半导体领域中，后续步骤通常还包括：形成位于所述层间介质层中且与所述源漏掺杂区相接触的源漏互连层；形成与所述源漏互连层相接触的源漏插塞；形成与栅极结构相接触的栅极插塞。本实施例中，所述电阻结构位于所述层间介质层150中，相应后续能够利用形成源漏插塞或形成栅极插塞的工艺，形成与电阻结构相接触的连接结构，以实现电阻结构与外部电路之间的电连接，相应降低了实现电阻结构与外部电路之间电连接的难度。
更具体地，本实施例中，形成所述沟槽200的步骤包括：以所述接触刻蚀阻挡层170的顶面为停止位置，在所述电阻区100b的所述层间介质层150中形成所述沟槽200，有利于精确控制所述沟槽200底部的高度，相应提高所述电阻区100b的沟槽200底部的高度一致性。
本实施例中，采用各向异性的干法刻蚀工艺，刻蚀所述电阻区100b的层间介质层150，形成所述沟槽200。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高对所述沟槽200的剖面控制性，而且干法刻蚀工艺易于实现较高的刻蚀选择比，从而干法刻蚀工艺易于停止在所述接触刻蚀阻挡层170的顶面。
需要说明的是，本实施例中，以所述沟槽200贯穿电阻区100b的层间介质层150为示例进行说明。在其他实施例中，所述沟槽还可以贯穿电阻区的层间介质层和接触刻蚀阻挡层，或者，所述沟槽可以贯穿电阻区的层间介质层和接触刻蚀阻挡层、以及部分厚度的所述隔离层。
还需要说明的是，本实施例中，所述半导体结构的形成方法还包括：在形成所述沟槽200的步骤中，形成贯穿所述源漏掺杂区顶部上的所述层间介质层150的互连槽(图未示)。所述互连槽用于为形成源漏互连层提供空间位置。
本实施例中，在同一步骤中，形成所述沟槽200和所述互连槽，从而能够利用形成所述互连槽的工艺步骤，形成所述沟槽200，有利于简化工艺，并且提高形成所述沟槽200与现有工艺流程的兼容性。
具体地，所述互连槽暴露出所述源漏掺杂区，以便后续形成于所述互连槽内的源漏互连层能够与所述源漏掺杂区相接触。
本实施例中，在形成所述沟槽200之前，所述半导体结构的形成方法还包括：在所述第一介质层160和所述栅极结构140上形成硬掩膜层180。所述硬掩膜层180用于作为形成所述沟槽200和互连槽的掩膜。
本实施例中，所述硬掩膜层180选用绝缘介质材料，从而在形成电阻结构之后，所述硬掩膜层180能够保留在半导体结构中，省去了去除所述硬掩膜层180的步骤，且所述硬掩膜层180的材料与所述第一介质层160的材料之间具有刻蚀选择性。作为一种示例，所述硬掩膜层180的材料包括氮化硅。
本实施例中，所述半导体结构的形成方法还包括：在形成所述互连槽之后，在所述互连槽中形成源漏互连层，所述源漏互连层与所述源漏掺杂区相接触。
所述源漏互连层用于实现源漏掺杂区与外部电路之间的电连接。
所述源漏互连层的材料为导电材料。本实施例中，所述源漏互连层的材料包括：W、Co、Cu、Ru以及Ni中的一种或几种。
参考图9，在所述沟槽200的底部和侧壁上形成导电层210，位于所述沟槽200底部和侧壁上的所述导电层210用于作为电阻结构。
本实施例中，在所述沟槽200的底部和侧壁上形成导电层210，位于所述沟槽200底部和侧壁上的所述导电层210用于作为电阻结构，与所述电阻结构为片状结构或长方形结构相比，所述导电层210不仅位于沟槽200的底部，还位于所述沟槽200的侧壁，以平行于基底100的方向为横向，在相同的横向面积下，所述电阻结构的等效导电截面积更大，有利于减小电阻结构占用的横向面积，进而有利于器件的小型化。
本实施例中，所述导电层210的材料包括TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。作为一种示例，所述导电层210的材料为TiN。
本实施例中，形成所述导电层210的工艺包括原子层沉积工艺。原子层沉积工艺具有较高的阶梯覆盖能力，有利于提高所述导电层210在所述沟槽200底部和侧壁上的沉积能力，还有利于提高所述导电层210的厚度一致性。
需要说明的是，本实施例中，在形成所述导电层210的步骤中，所述导电层210还形成在所述第一介质层160的顶部上。
参考图10至图11，在所述导电层210上形成填充所述沟槽200的第二介质层220。
所述第二介质层220用于填充满所述沟槽200，从而为后续工艺制程提供平坦的表面。
所述第二介质层220的材料为绝缘介质材料，例如：氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，形成所述第二介质层220的步骤包括：
如图10所示，在所述导电层210上形成填充所述沟槽200的介质材料层190，所述介质材料层190还形成在所述第一介质层160顶部上的所述导电层210上。
所述介质材料层190用于形成所述第二介质层220。
作为一种实施例，采用化学气相沉积工艺，形成所述介质材料层190。化学气相沉积工艺具有良好的间隙填充能力，且工艺成本较低，工艺兼容性高。
如图11所示，去除位于所述第一介质层160顶部上的所述导电层210和所述介质材料层190，剩余填充于所述沟槽200内的所述介质材料层190用于作为所述第二介质层220。
本实施例中，采用平坦化工艺，去除位于所述第一介质层160顶部上的所述导电层210和所述介质材料层190。通过采用平坦化工艺，能够在将位于第一介质层160顶部上的所述导电层210和介质材料层190去除的同时，提高所述第二介质层220和硬掩膜层180的顶部平坦度、以及高度一致性，从而为后续工艺制程提供平坦的表面。
本实施例中，所述平坦化工艺包括化学机械平坦化(CMP)工艺。
参考图12至图14，图12是基于图11的剖面图，图13是图12在电阻区100b对应的俯视图，图14是图13沿xx方向的剖面图，所述半导体结构的形成方法还包括：形成覆盖所述第一介质层160、第二介质层220和导电层210上的第三介质层230、以及位于所述第三介质层230中且与所述导电层210相接触的连接结构。
所述连接结构用于实现所述电阻结构与外部电路之间的电连接。
在半导体领域中，半导体结构的形成步骤通常还包括：形成位于所述第一介质层160中且与所述源漏掺杂区相接触的源漏互连层；形成与所述源漏互连层相接触的源漏插塞；形成与栅极结构相接触的栅极插塞。本实施例中，所述电阻结构位于所述层间介质层150中，相应能够利用形成源漏插塞或形成栅极插塞的工艺，形成与电阻结构相接触的连接结构，以实现电阻结构与外部电路之间的电连接，相应降低了实现电阻结构与外部电路之间电连接的难度。
本实施例中，所述导电层210的顶面与源漏互连层的顶面相齐平，以便利用形成源漏插塞的工艺，实现导电层210与外部电路或其他互连结构之间的电连接。在其他实施例中，所述导电层的顶面还可以与所述栅极结构的顶面相齐平，以便利用形成所述栅极插塞的工艺，实现所述导电层与外部电路或其他互连结构之间的电连接。
作为一种示例，所述连接结构包括与所述导电层210相接触的接触插塞240以及位于所述接触插塞240上的互连层250。
所述连接结构的材料包括：Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。
所述第三介质层230用于实现连接结构之间的电隔离。所述第三介质层230的材料为绝缘介质材料，所述第三介质层230的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种中的一种或多种。
图15至图20是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
参考图15，在提供基底300的步骤中，所述电阻区300b的所述隔离层330上还形成有第一伪栅结构310。
所述第一伪栅结构310用于为后续形成沟槽占据空间位置。
本实施例中，所述第一伪栅结构310为多晶硅栅极结构或非晶硅栅极结构，所述第一伪栅结构310的材料包括多晶硅或非晶硅。
本实施例中，在提供基底300的步骤中，位于所述器件区300a的所述栅极结构为第二伪栅结构320，所述第二伪栅结构320用于为形成器件栅极结构占据空间位置。
本实施例中，所述第二伪栅结构320的材料与所述第一伪栅结构310的材料相同，所述第二伪栅结构320的材料包括多晶硅或非晶硅。
需要说明的是，所述第一伪栅结构310和第二伪栅结构320在同一步骤中形成，从而利用形成第二伪栅结构320的工艺步骤，形成所述第一伪栅结构310，有利于提高工艺兼容性。
参考图16，去除所述第二伪栅结构320，形成栅极开口(图未示)；在所述栅极开口内形成器件栅极结构330。
在器件工作时，所述器件栅极结构330用于控制晶体管导电沟道的开启和关断。
关于所述器件栅极结构330的相关描述，可参考前述实施例中对器件栅极结构的相应描述，在此不再赘述。
参考图17，形成所述沟槽340的步骤包括：去除所述第一伪栅结构310，形成所述沟槽340。
本实施例中，在去除所述第二伪栅结构320之后，去除所述第一伪栅结构310，形成所述沟槽340。
在其他实施例中，还可以是在去除所述第一伪栅结构形成所述沟槽的步骤中，去除所述第二伪栅结构，形成栅极开口；在所述栅极开口内形成器件栅极结构。通过在同一步骤中去除第一伪栅结构和第二伪栅结构，从而能够利用器件区的晶体管形成工艺，去除所述第一伪栅结构形成沟槽，提高了形成所述沟槽与现有工艺的兼容性。
参考图18，在所述沟槽340的底部和侧壁上形成导电层350，位于所述沟槽340底部和侧壁上的所述导电层350用于作为电阻结构。
对所述导电层350和电阻结构的详细描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图19至图20，在所述导电层350上形成填充所述沟槽340的第二介质层360。关于所述第二介质层360的详细描述，请参考前述实施例中第二介质层220的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
基底；
第一介质层，位于所述基底上；
沟槽，位于所述第一介质层中；
导电层，位于所述沟槽的底部和侧壁上，所述导电层用于作为电阻结构；
第二介质层，填充于形成有所述导电层的所述沟槽内。
2.如权利要求1所述的半导体结构，其特征在于，所述基底包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；
所述半导体结构还包括：沟道结构，位于所述器件区的基底上；隔离层，位于所述基底上且围绕所述沟道结构；层间介质层，位于所述隔离层上，所述层间介质层与所述隔离层用于作为所述第一介质层；
所述沟槽贯穿所述电阻区的所述层间介质层。
3.如权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：接触刻蚀阻挡层，位于所述隔离层与所述层间介质层之间；
所述沟槽的底部暴露出所述接触刻蚀阻挡层。
4.如权利要求2或3所述的半导体结构，其特征在于，所述半导体结构还包括：栅极结构，位于所述器件区的隔离层上且横跨所述沟道结构；源漏掺杂区，位于所述栅极结构两侧且与所述沟道结构沿延伸方向的端部相接触；源漏互连层，贯穿所述源漏掺杂区顶部上的所述层间介质层，所述源漏互连层与所述源漏掺杂区相接触。
5.如权利要求2所述的半导体结构，其特征在于，所述沟槽位于所述电阻区的所述层间介质层中且暴露出所述隔离层；
所述半导体结构还包括：侧墙，位于所述栅极结构的侧壁上、以及所述导电层的侧壁与所述层间介质层之间。
6.如权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：接触刻蚀阻挡层，位于所述隔离层与所述层间介质层之间、以及所述侧墙与所述层间介质层之间。
7.如权利要求1、2、3、5或6所述的半导体结构，其特征在于，所述导电层的材料包括TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
8.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有第一介质层；
在所述第一介质层中形成沟槽；
在所述沟槽的底部和侧壁上形成导电层，位于所述沟槽底部和侧壁上的所述导电层用于作为电阻结构；
在所述导电层上形成填充所述沟槽的第二介质层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述基底包括用于形成晶体管的器件区和用于形成电阻结构的电阻区；
在提供基底的步骤中，所述器件区的基底上形成有沟道结构，所述基底上还形成有围绕所述沟道结构的隔离层，所述隔离层上形成有层间介质层，所述层间介质层与所述隔离层用于作为所述第一介质层；
在所述第一介质层中形成所述沟槽的步骤包括：在所述电阻区的所述层间介质层中形成所述沟槽。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述器件区的隔离层上还形成有横跨所述沟道结构的栅极结构，所述栅极结构两侧还形成有源漏掺杂区，所述源漏掺杂区与所述沟道结构沿延伸方向的端部相接触；
所述半导体结构的形成方法还包括：在形成所述沟槽的步骤中，形成贯穿所述源漏掺杂区顶部上的所述层间介质层的互连槽；
在形成所述互连槽之后，在所述互连槽中形成源漏互连层，所述源漏互连层与所述源漏掺杂区相接触。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述隔离层与所述层间介质层之间还形成有接触刻蚀阻挡层；
形成所述沟槽的步骤包括：以所述接触刻蚀阻挡层的顶面为停止位置，在所述电阻区的所述层间介质层中形成所述沟槽。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述电阻区的所述隔离层上还形成有第一伪栅结构；
形成所述沟槽的步骤包括：去除所述第一伪栅结构，形成所述沟槽。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，位于所述器件区的所述栅极结构为第二伪栅结构；
所述半导体结构的形成方法还包括：在去除所述第一伪栅结构形成所述沟槽的步骤中，去除所述第二伪栅结构，形成栅极开口；在所述栅极开口内形成器件栅极结构。
14.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述导电层的步骤中，所述导电层还形成在所述第一介质层的顶部上；
形成所述第二介质层的步骤包括：在所述导电层上形成填充所述沟槽的介质材料层，所述介质材料层还形成在所述第一介质层顶部上的所述导电层上；去除位于所述第一介质层顶部上的所述导电层和所述介质材料层，剩余填充于所述沟槽内的所述介质材料层用于作为所述第二介质层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，采用平坦化工艺，去除位于所述第一介质层顶部上的所述导电层和所述介质材料层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述平坦化工艺包括化学机械平坦化工艺。
17.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述导电层的工艺包括原子层沉积工艺。
CN202210278460.5A 2022-03-21 2022-03-21 半导体结构及其形成方法 Pending CN116847725A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210278460.5A CN116847725A (zh) 2022-03-21 2022-03-21 半导体结构及其形成方法
US18/096,643 US20230299075A1 (en) 2022-03-21 2023-01-13 Semiconductor structure and method for forming same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210278460.5A CN116847725A (zh) 2022-03-21 2022-03-21 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN116847725A true CN116847725A (zh) 2023-10-03

Family

ID=88067337

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210278460.5A Pending CN116847725A (zh) 2022-03-21 2022-03-21 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US20230299075A1 (zh)
CN (1) CN116847725A (zh)

Also Published As

Publication number Publication date
US20230299075A1 (en) 2023-09-21

Similar Documents

Publication Publication Date Title
CN109148278B (zh) 半导体结构及其形成方法
CN112309860B (zh) 半导体结构及其形成方法
CN111863711B (zh) 半导体结构及其形成方法
US20140361364A1 (en) Doped protection layer for contact formation
CN114388501A (zh) 半导体结构及其形成方法
CN113809007B (zh) 半导体结构及其形成方法
CN113809010B (zh) 半导体结构及其形成方法
US20230223452A1 (en) Semiconductor structure and forming method thereof
CN111554578B (zh) 半导体结构及其形成方法
CN111200017B (zh) 半导体结构及其形成方法
US11456304B2 (en) Semiconductor structure and forming method thereof
CN112309858B (zh) 半导体结构及其形成方法
CN115966599A (zh) 半导体结构及其形成方法
CN114823894A (zh) 半导体结构及其形成方法
CN113838802A (zh) 半导体结构及其形成方法
CN116847725A (zh) 半导体结构及其形成方法
CN114068394B (zh) 半导体结构的形成方法
CN114068395B (zh) 半导体结构及其形成方法
CN114078760B (zh) 半导体结构的及其形成方法
CN111863710B (zh) 半导体结构及其形成方法
EP4283675A1 (en) Semiconductor device and method of fabricating the same
CN117637745A (zh) 半导体结构及其形成方法
CN117153859A (zh) 半导体结构及其形成方法
CN115714127A (zh) 半导体结构及其形成方法
CN114388499A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination