CN104425374B - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，在NMOS区和PMOS区上均形成有伪栅极结构，且在伪栅极结构的顶部和侧壁形成有栅极硬掩蔽层；在位于NMOS区的伪栅极结构两侧的半导体衬底中形成嵌入式碳硅层；去除位于NMOS区的伪栅极结构顶部的栅极硬掩蔽层；在位于PMOS区的伪栅极结构两侧的半导体衬底中形成嵌入式锗硅层；执行源/漏区注入，以形成源/漏区。根据本发明，采用先形成碳硅层再形成锗硅层的工艺次序，在不需要去除位于PMOS区的伪栅极结构顶部的栅极硬掩蔽层的情况下，实施侧墙材料层的形成，从而可以降低所形成的侧墙材料层的厚度，减少工艺成本，同时，可以使分别位于NMOS区和PMOS区的牺牲栅极材料层的去除速率相当。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种实施后栅极(gate-last)工艺时改善对伪栅极结构中的牺牲栅电极层的去除的方法。
背景技术
在下一代集成电路的制造工艺中，对于互补金属氧化物半导体（CMOS）的栅极的制作，通常采用高k-金属栅工艺。对于具有较高工艺节点的CMOS而言，所述高k-金属栅工艺通常为后栅极工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲栅极介电层和牺牲栅极材料层，之后形成完全覆盖伪栅极结构的栅极硬掩蔽层；接着，在半导体衬底上形成完全覆盖伪栅极结构的双层牺牲层，此双层牺牲层的构成通常为：下层是氧化物，上层是氮化硅，而后，先在CMOS的PMOS部分的伪栅极结构两侧的半导体衬底中形成嵌入式锗硅（SiGe）层，再在CMOS的NMOS部分的伪栅极结构两侧的半导体衬底中形成嵌入式碳硅（SiC）层；然后，去除所述双层牺牲层的残余部分和所述栅极硬掩蔽层，在所述伪栅极结构的两侧形成紧靠伪栅极结构的栅极间隙壁结构，之后执行源/漏区注入，以分别在CMOS的PMOS部分和NMOS部分形成相对应的源/漏区；接下来，去除所述伪栅极结构，在所述栅极间隙壁结构之间形成的沟槽内依次沉积界面层、高k介电层、覆盖层（capping layer）和功函数金属层（workfunction metal layer）、阻挡层（barrier layer）和浸润层（wetting layer）；最后进行金属栅极材料（通常为铝）的填充。
在上述工艺过程中，形成所述嵌入式碳硅层之后，所述双层牺牲层的残余部分和所述栅极硬掩蔽层被完全去除，因此，执行源/漏区注入之后，所述PMOS部分的伪栅极结构中的牺牲栅电极层掺杂入P+离子，所述NMOS部分的伪栅极结构中的牺牲栅电极层掺杂入N+离子。实施伪栅极结构中的牺牲栅电极层的去除时，掺杂入P+离子的牺牲栅电极层的去除难度显著增大，掺杂入N+离子的牺牲栅电极层的去除难度没有明显变化，导致所述PMOS部分的伪栅极结构中的牺牲栅电极层和所述NMOS部分的伪栅极结构中的牺牲栅电极层的去除速率存在明显差异，进而造成所述层间介电层的损失增大，引发栅极有效高度的下降，影响CMOS的性能。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，在所述NMOS区和所述PMOS区上均形成有伪栅极结构，且在所述伪栅极结构的顶部和侧壁形成有栅极硬掩蔽层；在位于所述NMOS区的伪栅极结构两侧的半导体衬底中形成嵌入式碳硅层；去除位于所述NMOS区的伪栅极结构顶部的栅极硬掩蔽层；在位于所述PMOS区的伪栅极结构两侧的半导体衬底中形成嵌入式锗硅层；执行源/漏区注入，以分别在所述NMOS区和所述PMOS区形成源/漏区。
进一步，所述栅极硬掩蔽层的构成材料包括氮化物或氮氧化物。
进一步，所述栅极硬掩蔽层的构成材料为氮化硅。
进一步，形成所述嵌入式碳硅层的工艺步骤包括：在所述半导体衬底上形成完全覆盖所述伪栅极结构的牺牲层；在所述半导体衬底上形成图案化的第一光刻胶层，仅露出所述NMOS区；采用各向异性的干法蚀刻工艺在所述NMOS区中将要形成源/漏区的位置形成凹槽；采用灰化工艺去除所述第一光刻胶层；采用外延生长工艺在所述凹槽中形成所述嵌入式碳硅层。
进一步，所述牺牲层包括自下而上层叠的氧化物层和第一氮化物层。
进一步，所述第一氮化物层的材料为氮化硅。
进一步，在形成所述嵌入式碳硅层之后，还包括通过外延生长或者沉积的方法在所述嵌入式碳硅层的顶部形成第一帽层的步骤。
进一步，采用湿法蚀刻工艺实施所述位于所述NMOS区的伪栅极结构顶部的栅极硬掩蔽层的去除，且所述牺牲层中的第一氮化物层一并被去除。
进一步，形成嵌入式锗硅层的工艺步骤包括：在所述半导体衬底上形成完全覆盖所述伪栅极结构的第二氮化物层；在所述半导体衬底上形成图案化的第二光刻胶层，仅露出所述PMOS区；采用先干法蚀刻再湿法蚀刻的工艺在所述PMOS区中将要形成源/漏区的位置形成∑状凹槽，在实施所述干法蚀刻之后且实施所述湿法蚀刻之前，采用灰化工艺去除所述第二光刻胶层；采用外延生长工艺在所述∑状凹槽中形成所述嵌入式锗硅层。
进一步，所述第二氮化物层的材料为氮化硅。
进一步，在所述∑状凹槽中形成所述嵌入式锗硅层之前，还包括在所述∑状凹槽的底部形成籽晶层的步骤。
进一步，在形成所述嵌入式锗硅层之后，还包括通过外延生长或者沉积的方法在所述嵌入式锗硅层的顶部形成第二帽层的步骤。
进一步，所述第一帽层的构成材料为硅，所述第二帽层的构成材料为硅或者硼硅。
进一步，所述嵌入式锗硅层掺杂有硼，所述嵌入式碳硅层掺杂有磷。
进一步，在执行所述源/漏区注入之前，还包括下述步骤：蚀刻位于所述NMOS区上的第二氮化物层，以露出位于所述NMOS区的伪栅极结构的顶部；在所述半导体衬底上形成完全覆盖所述伪栅极结构的侧墙材料层；采用侧墙蚀刻工艺蚀刻所述侧墙材料层直至露出位于所述NMOS区的伪栅极结构的顶部，以在所述伪栅极结构的两侧形成偏移侧墙。
进一步，所述侧墙材料层的构成材料与所述第二氮化物层的构成材料相同。
进一步，所述伪栅极结构包括自下而上层叠的牺牲栅极介电层和牺牲栅极材料层。
进一步，在执行所述源/漏区注入之后，还包括先去除所述伪栅极结构再形成高k-金属栅极结构的步骤。
进一步，所述高k-金属栅极结构包括自下而上堆叠而成的高k介电层、覆盖层、功函数设定金属层、阻挡层和金属栅极材料层。
根据本发明，采用先形成碳硅层再形成锗硅层的工艺次序，在不需要去除位于PMOS区的伪栅极结构顶部的栅极硬掩蔽层的情况下，实施侧墙材料层的形成，从而可以降低所形成的侧墙材料层的厚度，减少工艺成本，同时，可以使分别位于NMOS区和PMOS区的牺牲栅极材料层的去除速率相当。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1G为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的改善对伪栅极结构中的牺牲栅电极层的去除的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图1A-图1G和图2来描述根据本发明示例性实施例的方法改善对伪栅极结构中的牺牲栅电极层的去除的详细步骤。
参照图1A-图1G，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构为浅沟槽隔离结构。所述隔离结构将半导体衬底100分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底100的NMOS区和PMOS区上均形成有伪栅极结构101，作为示例，伪栅极结构101包括自下而上依次层叠的牺牲栅极介电层101a和牺牲栅极材料层101b。牺牲栅极介电层101a的材料优选氧化硅。牺牲栅电极层101b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。形成上述各层的工艺技术为本领域技术人员所熟习，在此不再赘述。
此外，作为示例，在伪栅极结构101的顶部和侧壁形成有栅极硬掩蔽层101c，其构成材料包括氮化物或氮氧化物，其中，氮化物包括氮化硅（SiN）；氮氧化物包括氮氧化硅（SiON），在本实施例中，栅极硬掩蔽层101c的构成材料为氮化硅。栅极硬掩蔽层101c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。形成栅极硬掩蔽层101c的作用是防止后续在NMOS区和PMOS区分别形成嵌入式碳硅和嵌入式锗硅以及源/漏区时对伪栅极结构101造成的损伤。
然后，以栅极硬掩蔽层101c为掩膜，执行LDD注入，在伪栅极结构101两侧的半导体衬底100中形成LDD注入区，为了简化，图示中予以省略。在执行LDD注入时，栅极硬掩蔽层101c可以防止在牺牲栅极材料层101b中掺杂注入离子，也可以控制形成的LDD注入区向半导体衬底100中的沟道区延伸的距离。
接下来，在半导体衬底100上形成完全覆盖伪栅极结构101的牺牲层，作为示例，所述牺牲层包括自下而上层叠的氧化物层102和第一氮化物层103，其中，氧化物层102的厚度为0.5-10nm，第一氮化物层103的厚度为1-30nm，第一氮化物层103的材料优选氮化硅。形成所述牺牲层的工艺可以采用本领域技术人员所熟知的工艺，例如，化学气相沉积工艺。形成所述牺牲层的作用是控制后续形成的用于形成嵌入式碳硅的凹槽的深度。
接着，如图1B所示，在位于NMOS区的伪栅极结构101两侧的半导体衬底100中形成嵌入式碳硅层104。
作为示例，形成嵌入式碳硅层104的工艺步骤包括：在半导体衬底100上形成图案化的第一光刻胶层，仅露出NMOS区；采用各向异性的干法蚀刻工艺在NMOS区中将要形成源/漏区的位置形成凹槽，作为示例，所述凹槽的深度为3-80nm；采用灰化工艺去除所述第一光刻胶层；采用外延生长工艺在所述凹槽中形成嵌入式碳硅层104，作为示例，嵌入式碳硅层104的碳含量（碳原子百分比）为0.5-3％，厚度为3-100nm，所述外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积或分子束外延中的一种。
接下来，通过外延生长或者沉积的方法在嵌入式碳硅层104的顶部形成第一帽层（cap layer）105，用于在后续的金属互连之前形成自对准硅化物。作为示例，第一帽层105的厚度范围为1-10nm，其构成材料为硅。
接着，如图1C所示，去除位于NMOS区的伪栅极结构101顶部的栅极硬掩蔽层101c，在此过程中，所述牺牲层中的第一氮化物层103一并被去除。在本实施例中，采用湿法蚀刻工艺实施所述去除。
接着，如图1D所示，在半导体衬底100上形成完全覆盖伪栅极结构101的第二氮化物层103’，作为示例，其厚度为5-50nm，其构成材料优选氮化硅。形成第二氮化物层103’的工艺可以采用本领域技术人员所熟知的工艺，例如，化学气相沉积工艺。
接着，如图1E所示，在位于PMOS区的伪栅极结构101两侧的半导体衬底100中形成嵌入式锗硅层106。
作为示例，形成嵌入式锗硅层106的工艺步骤包括：在半导体衬底100上形成第二图案化的光刻胶层，仅露出PMOS区；采用先干法蚀刻再湿法蚀刻的工艺在PMOS区中将要形成源/漏区的位置形成∑状凹槽，该工艺的具体步骤如下：先采用干法蚀刻工艺纵向蚀刻位于PMOS区的伪栅极结构101两侧的半导体衬底100以形成沟槽，采用CF4和HBr作为主蚀刻气体，温度40-60℃，功率200-400W，偏压50-200V，蚀刻时间根据蚀刻深度而定，再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，在所述沟槽的下方形成椭圆形凹槽，即形成碗状凹槽，采用Cl2和NF3作为主蚀刻气体，温度40-60℃，功率100-500W，偏压0-10V，蚀刻时间根据所述碗状凹槽的侧壁向半导体衬底100的沟道区凹进的深度而定，接着，采用灰化工艺去除所述第二光刻胶层，最后采用湿法蚀刻工艺扩展蚀刻所述碗状凹槽，以形成所述∑状凹槽，所述湿法蚀刻的温度为30-60℃，时间依据所述∑状凹槽的期望尺寸而定，一般为100-300s在本实施例中，采用四甲基氢氧化铵（TMAH）溶液作为所述湿法蚀刻的腐蚀液；采用外延生长工艺在所述∑状凹槽中形成嵌入式锗硅层106，作为示例，嵌入式锗硅层106的锗含量（锗原子百分比）为5-30％，厚度为5-100nm，所述外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积或分子束外延中的一种。需要说明的是，在所述∑状凹槽中形成嵌入式锗硅层106之前，可以在所述∑状凹槽的底部形成籽晶层（seed layer），为了简化，图示中予以省略。采用本领域技术人员所熟习的各种适宜的工艺技术形成所述籽晶层，例如选择性外延生长工艺。所述籽晶层可以为具有低锗含量的锗硅层，由于需要为随后将要形成的嵌入式锗硅层106留出足够的空间，所以所述籽晶层不能太厚，以防填满整个所述∑状凹槽。
接下来，通过外延生长或者沉积的方法在嵌入式锗硅层106的顶部形成第二帽层105’，用于在后续的金属互连之前形成自对准硅化物，同时还可以避免后续工艺造成的锗硅层应力的释放。作为示例，第二帽层105’的厚度范围为1-10nm，其构成材料可以是硅或者硼硅（SiB），其中，所述硼硅中硼原子的掺杂剂量为5.0×e14-5.0×e20atom/cm2。
需要说明的是，上述形成的嵌入式锗硅层106可以掺杂硼，嵌入式碳硅层104可以掺杂磷。
接着，如图1F所示，蚀刻位于NMOS区上的第二氮化物层103’，以露出位于NMOS区的伪栅极结构101的顶部。该过程包括下述工艺步骤：在半导体衬底100上形成图案化的第三光刻胶层，仅露出NMOS区；采用各向同性的干法蚀刻工艺实施所述蚀刻，直至露出位于NMOS区的伪栅极结构101的顶部；采用灰化工艺去除所述第三光刻胶层。
接下来，在半导体衬底100上形成完全覆盖伪栅极结构101的侧墙材料层107，其构成材料与第二氮化物层103’的构成材料相同，优选氮化硅。相对于现有的先形成嵌入式锗硅层再形成嵌入式碳硅层的工艺次序，本发明采用先在NMOS区形成嵌入式碳硅层104再在PMOS区形成嵌入式锗硅层106的工艺次序，在不需要去除覆盖位于PMOS区的伪栅极结构101的栅极硬掩蔽层101c的情况下，实施侧墙材料层107的形成，可以降低所形成的侧墙材料层107的厚度，减少工艺成本。
然后，采用侧墙蚀刻（blanket etch）工艺蚀刻侧墙材料层107，直至露出位于NMOS区的伪栅极结构101的顶部，以在伪栅极结构101的两侧形成如图1G所示的由内向外层叠的氧化物层102、第二氮化物层103’和侧墙材料层107共同构成的偏移侧墙。
接下来，执行源/漏区注入，以分别在NMOS区和PMOS区形成源/漏区，为了简化，图示中未予示出。形成所述源/漏区的工艺为本领域技术人员所熟习，在此不再加以赘述。由于位于PMOS区的伪栅极结构101的顶部受到栅极硬掩蔽层101c的保护，形成所述源/漏区之后，位于PMOS区的伪栅极结构101的牺牲栅极材料层101b中不会掺杂入P+离子，因此，后续去除分别位于NMOS区和PMOS区的牺牲栅极材料层101b时，二者的去除速率相当，避免采用现有技术所存在的二者去除速率差异显著的问题。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤。接下来，可以实施常规的后栅极工艺以分别在NMOS区和PMOS区形成高k-金属栅极结构，作为示例，所述高k-金属栅极结构包括自下而上堆叠而成的高k介电层、覆盖层、功函数设定金属层、阻挡层和金属栅极材料层，为了简化，图示中未予示出。高k介电层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。覆盖层的构成材料包括氮化钛或氮化钽，形成覆盖层的作用是阻止后续形成的功函数设定金属层中的金属材料向高k介电层的扩散。功函数设定金属层包括一层或多层金属或金属化合物，对于N型金属栅极结构而言，其功函数设定金属层的构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等；对于P型金属栅极结构而言，其功函数设定金属层的构成材料为适用于PMOS器件的金属材料，包括钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等。阻挡层的材料包括氮化钽或氮化钛，金属栅极材料层的材料包括钨或铝。需要说明的是，在高k介电层的下方还可以形成界面层，其构成材料包括硅氧化物（SiOx），形成界面层的作用是改善高k介电层与半导体衬底100之间的界面特性；在阻挡层和金属栅极材料层之间还可以形成浸润层，其构成材料包括钛或钛铝合金，形成浸润层的作用是改善阻挡层和金属栅极材料层之间的界面特性，为了简化，图示中予以省略。
参照图2，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供具有NMOS区和PMOS区的半导体衬底，在NMOS区和PMOS区上均形成有伪栅极结构，且在伪栅极结构的顶部和侧壁形成有栅极硬掩蔽层；
在步骤202中，在位于NMOS区的伪栅极结构两侧的半导体衬底中形成嵌入式碳硅层；
在步骤203中，去除位于NMOS区的伪栅极结构顶部的栅极硬掩蔽层；
在步骤204中，在位于PMOS区的伪栅极结构两侧的半导体衬底中形成嵌入式锗硅层；
在步骤205中，执行源/漏区注入，以分别在NMOS区和PMOS区形成源/漏区。
根据本发明，采用先形成嵌入式碳硅层再形成嵌入式锗硅层的工艺次序，在不需要去除位于PMOS区的伪栅极结构顶部的栅极硬掩蔽层101c的情况下，实施侧墙材料层107的形成，从而可以降低所形成的侧墙材料层107的厚度，减少工艺成本，同时，可以使分别位于NMOS区和PMOS区的牺牲栅极材料层101b的去除速率相当。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (20)

1.一种半导体器件的制造方法，包括：
提供具有NMOS区和PMOS区的半导体衬底，在所述NMOS区和所述PMOS区上均形成有伪栅极结构，且在所述伪栅极结构的顶部和侧壁形成有栅极硬掩蔽层；
在位于所述NMOS区的伪栅极结构两侧的半导体衬底中形成嵌入式碳硅层；
去除位于所述NMOS区的伪栅极结构顶部的栅极硬掩蔽层；
在位于所述PMOS区的伪栅极结构两侧的半导体衬底中形成嵌入式锗硅层；
执行源/漏区注入，以分别在所述NMOS区和所述PMOS区形成源/漏区，其中，在所述PMOS区执行源/漏区注入时所述PMOS区上的所述伪栅极顶部具有栅极硬掩膜层。
2.根据权利要求1所述的方法，其特征在于，所述栅极硬掩蔽层的构成材料包括氮化物或氮氧化物。
3.根据权利要求2所述的方法，其特征在于，所述栅极硬掩蔽层的构成材料为氮化硅。
4.根据权利要求1所述的方法，其特征在于，形成所述嵌入式碳硅层的工艺步骤包括：在所述半导体衬底上形成完全覆盖所述伪栅极结构的牺牲层；在所述半导体衬底上形成图案化的第一光刻胶层，仅露出所述NMOS区；采用各向异性的干法蚀刻工艺在所述NMOS区中将要形成源/漏区的位置形成凹槽；采用灰化工艺去除所述第一光刻胶层；采用外延生长工艺在所述凹槽中形成所述嵌入式碳硅层。
5.根据权利要求4所述的方法，其特征在于，所述牺牲层包括自下而上层叠的氧化物层和第一氮化物层。
6.根据权利要求5所述的方法，其特征在于，所述第一氮化物层的材料为氮化硅。
7.根据权利要求4所述的方法，其特征在于，在形成所述嵌入式碳硅层之后，还包括通过外延生长或者沉积的方法在所述嵌入式碳硅层的顶部形成第一帽层的步骤。
8.根据权利要求5所述的方法，其特征在于，采用湿法蚀刻工艺实施所述位于所述NMOS区的伪栅极结构顶部的栅极硬掩蔽层的去除，且所述牺牲层中的第一氮化物层一并被去除。
9.根据权利要求1所述的方法，其特征在于，形成嵌入式锗硅层的工艺步骤包括：在所述半导体衬底上形成完全覆盖所述伪栅极结构的第二氮化物层；在所述半导体衬底上形成图案化的第二光刻胶层，仅露出所述PMOS区；采用先干法蚀刻再湿法蚀刻的工艺在所述PMOS区中将要形成源/漏区的位置形成∑状凹槽，在实施所述干法蚀刻之后且实施所述湿法蚀刻之前，采用灰化工艺去除所述第二光刻胶层；采用外延生长工艺在所述∑状凹槽中形成所述嵌入式锗硅层。
10.根据权利要求9所述的方法，其特征在于，所述第二氮化物层的材料为氮化硅。
11.根据权利要求9所述的方法，其特征在于，在所述∑状凹槽中形成所述嵌入式锗硅层之前，还包括在所述∑状凹槽的底部形成籽晶层的步骤。
12.根据权利要求9所述的方法，其特征在于，在形成所述嵌入式锗硅层之后，还包括通过外延生长或者沉积的方法在所述嵌入式锗硅层的顶部形成第二帽层的步骤。
13.根据权利要求7所述的方法，其特征在于，所述第一帽层的构成材料为硅。
14.根据权利要求12所述的方法，其特征在于，所述第二帽层的构成材料为硅或者硼硅。
15.根据权利要求1所述的方法，其特征在于，所述嵌入式锗硅层掺杂有硼，所述嵌入式碳硅层掺杂有磷。
16.根据权利要求9所述的方法，其特征在于，在执行所述源/漏区注入之前，还包括下述步骤：蚀刻位于所述NMOS区上的第二氮化物层，以露出位于所述NMOS区的伪栅极结构的顶部；在所述半导体衬底上形成完全覆盖所述伪栅极结构的侧墙材料层；采用侧墙蚀刻工艺蚀刻所述侧墙材料层直至露出位于所述NMOS区的伪栅极结构的顶部，以在所述伪栅极结构的两侧形成偏移侧墙。
17.根据权利要求16所述的方法，其特征在于，所述侧墙材料层的构成材料与所述第二氮化物层的构成材料相同。
18.根据权利要求1所述的方法，其特征在于，所述伪栅极结构包括自下而上层叠的牺牲栅极介电层和牺牲栅极材料层。
19.根据权利要求1所述的方法，其特征在于，在执行所述源/漏区注入之后，还包括先去除所述伪栅极结构再形成高k-金属栅极结构的步骤。
20.根据权利要求19所述的方法，其特征在于，所述高k-金属栅极结构包括自下而上堆叠而成的高k介电层、覆盖层、功函数设定金属层、阻挡层和金属栅极材料层。
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