CN106298661B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述方法包括：提供具有NMOS区和PMOS区的半导体衬底，在其上形成有栅极结构，且在栅极结构的顶部和侧壁形成有栅极硬掩蔽层；在半导体衬底上形成完全覆盖栅极结构的硬掩膜层；在PMOS区形成嵌入式锗硅层，在栅极结构的侧壁和/或顶部形成由栅极硬掩蔽层、硬掩膜层和新生材料层构成的复合材料层叠结构；去除位于NMOS区的部分复合材料层叠结构，直至露出半导体衬底；去除所述复合材料层叠结构的剩余部分，仅在栅极结构的两侧留有部分栅极硬掩蔽层。根据本发明，在PMOS区形成嵌入式锗硅层后，可以有效去除NMOS区的复合材料层叠结构，扩大了后续硅化工艺和接触孔工艺窗口，提高了产品良率。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。
背景技术
对于CMOS的制造工艺而言，嵌入式锗硅是经常应用的压应力工艺技术，以提高CMOS中的PMOS器件的电性能。
在嵌入式锗硅工艺中，通常在PMOS的源/漏区形成∑状凹槽以用于在其中选择性外延生长嵌入式锗硅，所述∑状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。形成所述∑状凹槽之前，需要在半导体衬底上形成硬掩膜层，覆盖CMOS的PMOS区和NMOS区，所述硬掩膜层通常包括自下而上层叠的氧化物和氮化硅；接着，对所述硬掩模层进行高温退火处理，再形成图案化的光刻胶层，遮蔽NMOS区；然后，蚀刻硬掩膜层，以定义后续实施的用以形成所述∑状凹槽的另一蚀刻的工艺窗口。所述另一蚀刻通常为先干法蚀刻再湿法蚀刻的工艺，形成所述∑状凹槽之后，实施选择性外延生长工艺在所述∑状凹槽中形成锗硅层，并在锗硅层的顶部形成硅帽层。随着半导体制造工艺节点的不断缩小，上述工艺将会涉及更多的高温热处理过程(温度通常高于800℃)，因此，在所述硬掩膜层的氧化物与氮化硅之间以及所述氧化物与邻接的位于栅极结构的侧壁和顶部的栅极硬掩蔽层之间会形成通过常规蚀刻难以去除的物质层(其主要是氮氧化硅层)，在半导体衬底的表面以及栅极结构的表面形成残留物，将会影响后续工艺过程(例如后续的硅化物形成以及在NMOS区形成嵌入式碳硅层)的工艺窗口。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，在所述NMOS区和PMOS区上均形成有栅极结构，且在所述栅极结构的顶部和侧壁形成有栅极硬掩蔽层；在所述半导体衬底上形成完全覆盖所述栅极结构的硬掩膜层；对硬掩模层进行高温退火处理；在位于所述PMOS区的栅极结构两侧的半导体衬底中形成嵌入式锗硅层，在所述栅极结构的侧壁和/或顶部形成由所述栅极硬掩蔽层、所述硬掩膜层和新生材料层构成的复合材料层叠结构；去除位于所述NMOS区的部分所述复合材料层叠结构，直至露出所述半导体衬底；去除所述复合材料层叠结构的剩余部分，仅在所述栅极结构的两侧留有部分所述栅极硬掩蔽层。
在一个示例中，所述硬掩膜层包括自下而上层叠的氧化物层和氮化物层。
在一个示例中，所述复合材料层叠结构为五层复合结构，所述五层复合结构包括由内及外层叠的所述栅极硬掩蔽层、第一所述新生材料层、所述氧化物层、第二所述新生材料层和所述氮化物层。
在一个示例中，对所述复合材料层叠结构的去除过程包括依次实施的主蚀刻和过蚀刻。
在一个示例中，所述主蚀刻的蚀刻气体包括CF4、Ar和O2，所述蚀刻气体的各组分之间的比例根据工艺条件作相应变化，压强为2mtorr～100mtorr,偏压为50V～250V，温度为30℃～100℃，处理时间为3s～20s。
在一个示例中，所述过蚀刻的蚀刻气体包括CH3F、He和O2，所述蚀刻气体的各组分之间的比例根据工艺条件作相应变化，压强为10mtorr～100mtorr，偏压为50V～250V，温度为25℃～100℃，处理时间为5s～35s。
在一个示例中，去除位于所述NMOS区的部分所述复合材料层叠结构之后，还包括在露出的所述半导体衬底中形成嵌入式碳硅层的步骤。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
根据本发明，在所述PMOS区形成嵌入式锗硅层后，可以有效去除所述复合材料层叠结构，扩大了后续制程的工艺窗口。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图1E为图1B中示出的位于NMOS区的栅极结构的放大示意性剖面图；
图1F为图1B中示出的位于PMOS区的栅极结构的放大示意性剖面图；
图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例一]
参照图1A-图1D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构为浅沟槽隔离结构。所述隔离结构将半导体衬底100分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底100的NMOS区和PMOS区上均形成有栅极结构101，作为示例，栅极结构101包括自下而上层叠的栅极介电层101a和栅极材料层101b。栅极介电层101a的材料包括氧化硅。栅极材料层101b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。形成上述各层的工艺技术为本领域技术人员所熟习，在此不再赘述。
此外，作为示例，在栅极结构101的顶部和侧壁形成有栅极硬掩蔽层101c，其构成材料包括氮化物，例如氮化硅(Si3N4)。栅极硬掩蔽层101c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。形成栅极硬掩蔽层101c的作用是防止后续在NMOS区和PMOS区分别形成嵌入式碳硅和嵌入式锗硅以及源/漏区时对栅极结构101造成损伤。需要说明的是，位于栅极结构101的顶部的栅极硬掩蔽层101c和位于栅极结构101的侧壁上的栅极硬掩蔽层101c是分步形成的，位于栅极结构101的侧壁上的栅极硬掩蔽层101c构成栅极结构101的侧壁掩膜层，为了简化，在图1A中标示为连成一体。
然后，以栅极硬掩蔽层101c为掩膜，执行LDD注入，在栅极结构101两侧的半导体衬底100中形成LDD注入区，为了简化，图示中予以省略。在执行LDD注入时，栅极硬掩蔽层101c可以防止在栅极材料层101b中掺杂注入离子，也可以控制形成的LDD注入区向半导体衬底100中的沟道区延伸的距离。
接下来，在位于栅极结构101的侧壁上的栅极硬掩蔽层101c的侧壁外侧依次形成一层氧化物薄层和一氮化硅层，以构成间隙壁，为了简化，图示中予以省略。然后，以所述间隙壁为掩膜，执行源/漏区注入，为了简化，图示中予以省略。
接下来，在半导体衬底100上形成完全覆盖栅极结构101的硬掩膜层，作为示例，所述硬掩膜层包括自下而上层叠的氧化物层102和氮化物层103，作为示例，氧化物层102的厚度为0.5-20nm，氮化物层103的厚度为1-30nm，氮化物层103的材料可以为氮化硅。形成所述硬掩膜层的工艺可以采用本领域技术人员所熟知的工艺，例如，化学气相沉积工艺。形成所述硬掩膜层的作用是控制后续形成的用于外延生长嵌入式锗硅的凹槽的深度。
接着，如图1B所示，在位于PMOS区的栅极结构101两侧的半导体衬底100中形成嵌入式锗硅层104。
作为示例，形成嵌入式锗硅层104的工艺步骤包括：在半导体衬底100上形成第一图案化的光刻胶层，仅露出PMOS区；采用先干法蚀刻再湿法蚀刻的工艺在PMOS区中将要形成源/漏区的位置形成∑状凹槽，该工艺的具体步骤如下：先采用干法蚀刻工艺纵向蚀刻位于PMOS区的栅极结构101两侧的半导体衬底100以形成沟槽，采用包括CF4和HBr的气体组分作为主蚀刻气体，温度40℃-60℃，功率200W-400W，偏压50V-200V，蚀刻时间根据蚀刻深度而定，再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，在所述沟槽的下方形成椭圆形凹槽，即形成碗状凹槽，采用Cl2和NF3作为主蚀刻气体，温度40℃-60℃，功率100W-500W，偏压0V-10V，蚀刻时间根据所述碗状凹槽的侧壁向半导体衬底100的沟道区凹进的深度而定，接着，采用灰化工艺去除所述第一光刻胶层，最后采用湿法蚀刻工艺扩展蚀刻所述碗状凹槽，以形成所述∑状凹槽，所述湿法蚀刻的温度为30℃-60℃，时间依据所述∑状凹槽的期望尺寸而定，一般为100s-300s，在本实施例中，采用四甲基氢氧化铵(TMAH)溶液作为所述湿法蚀刻的腐蚀液；采用外延生长工艺在所述∑状凹槽中形成嵌入式锗硅层106，作为示例，嵌入式锗硅层104的锗含量(锗原子百分比)为5％-50％，厚度为5nm-100nm，所述外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积或分子束外延中的一种。需要说明的是，在所述∑状凹槽中形成嵌入式锗硅层104之前，可以在所述∑状凹槽的底部形成籽晶层(seed layer)，为了简化，图示中予以省略。采用本领域技术人员所熟习的各种适宜的工艺技术形成所述籽晶层，例如选择性外延生长工艺。所述籽晶层可以为具有低锗含量的锗硅层，由于需要为随后将要形成的嵌入式锗硅层104留出足够的空间，所以所述籽晶层不能太厚，以防填满整个所述∑状凹槽。
接下来，通过外延生长或者沉积的方法在嵌入式锗硅层104的顶部形成第一帽层(cap layer)105，用于在后续的金属互连之前形成自对准硅化物，同时还可以避免后续工艺造成的锗硅层应力的释放。作为示例，第一帽层105的厚度范围为1nm-25nm，其构成材料可以是硅或者硼硅(SiB)，其中，所述硼硅中硼原子的掺杂剂量为5.0×e14atom/cm2-5.0×e20atom/cm2。
形成嵌入式锗硅层104的过程还要涉及高温热处理过程，以消除层错缺陷等，所述高温热处理过程会导致在所述硬掩膜层的氧化物102与氮化物103之间以及氧化物102与栅极硬掩蔽层101c之间会形成通过常规蚀刻难以去除的新生材料层，例如氮氧化硅层；如图1E所示，覆盖在位于NMOS区的栅极材料层101b的侧壁和顶部的复合材料层叠结构为五层复合结构，其包括由内及外层叠的栅极硬掩蔽层101c、第一新生材料层108、氧化物层102、第二新生材料层109和氮化物层103；如图1F所示，覆盖在位于PMOS区的栅极材料层101b的侧壁的复合材料层叠结构也为五层复合结构，其包括由内及外层叠的栅极硬掩蔽层101c、第一新生材料层108、氧化物层102、第二新生材料层109和氮化物层103。
接着，如图1C所示，在位于NMOS区的栅极结构101两侧的半导体衬底100中形成嵌入式碳硅层106。
作为示例，形成嵌入式碳硅层106的工艺步骤包括：在半导体衬底100上形成图案化的第二光刻胶层，仅露出NMOS区；采用各向异性的干法蚀刻工艺在NMOS区中将要形成源/漏区的位置形成凹槽，作为示例，所述凹槽的深度为3nm-80nm；采用灰化工艺去除所述第一光刻胶层；采用外延生长工艺在所述凹槽中形成嵌入式碳硅层106，作为示例，嵌入式碳硅层106的碳含量(碳原子百分比)为0.5％-15％，厚度为3nm-100nm，所述外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积或分子束外延中的一种。
在形成用于外延生长嵌入式碳硅层106的凹槽之前，需要蚀刻覆盖在栅极材料层101b的侧壁和顶部的复合材料层叠结构以定义所述凹槽的开口尺寸，由于所述复合材料层叠结构为如图1E所示的五层复合结构，与初始沉积形成的包括由内及外层叠的栅极硬掩蔽层101c、氧化物层102和氮化物层103的三层层叠结构存在显著差异，该五层复合材料层叠结构显著影响所述蚀刻的蚀刻效果，使用传统的针对上述三层层叠结构材料的蚀刻方法难以蚀刻完全，导致形成所述凹槽的蚀刻的工艺窗口变小，造成工艺处理后产生残留材料于半导体衬底100的表面尤其是具有更大表面积的栅极结构的表面，进而影响后续的嵌入式碳硅层工艺的实施，还会导致后续的硅化工艺不完全或者导致接触孔的开路。
为此，需要实施特殊的蚀刻过程来蚀刻所述复合层叠结构，该蚀刻过程包括依次实施的主蚀刻和过蚀刻。作为示例，所述主蚀刻的蚀刻气体包括CF4、Ar和O2，蚀刻气体的各组分之间的比例可根据工艺条件作相应变化，压强为2mtorr～100mtorr,偏压为50V～250V，温度为30℃～100℃，处理时间为3s～20s。所述过蚀刻的蚀刻气体包括CH3F、He和O2，蚀刻气体的各组分之间的比例可根据工艺条件作相应变化，压强为10mtorr～100mtorr，偏压为50V～250V，温度为25℃～100℃，处理时间为5s～35s。通过蚀刻工艺条件的调整，达到完全蚀刻去除位于半导体衬底100表面尤其是栅极结构表面的多层复合材料的目的，使得半导体衬底100的表面以及栅极结构表面具有无其它残留材料的干净表面，使嵌入式碳硅层工艺能够顺利实施。
接下来，通过外延生长或者沉积的方法在嵌入式碳硅层106的顶部形成第二帽层107，用于在后续的金属互连之前形成自对准硅化物。作为示例，第二帽层107的厚度范围为1nm-25nm，其构成材料为硅。
接着，如图1D示，去除所述复合材料层叠结构的剩余部分，仅在栅极结构101的两侧留有部分栅极硬掩蔽层101c。
如图1F所示，覆盖在位于PMOS区的栅极材料层101b的侧壁的复合材料层叠结构也为五层复合结构，其包括由内及外层叠的栅极硬掩蔽层101c、第一新生材料层108、氧化物层102、第二新生材料层109和氮化物层103，进而显著提升实施所述去除的工艺难度，为此，需要实施特殊的蚀刻过程来实施所述去除，该蚀刻过程包括依次实施的主蚀刻和过蚀刻。作为示例，所述主蚀刻的蚀刻气体包括CF4、Ar和O2，蚀刻气体的各组分之间的比例可根据工艺条件作相应变化，压强为2mtorr～100mtorr,偏压为50V～250V，温度为30℃～100℃，处理时间为3s～20s。所述过蚀刻的蚀刻气体包括CH3F、He和O2，蚀刻气体的各组分之间的比例可根据工艺条件作相应变化，压强为10mtorr～100mtorr，偏压为50V～250V，温度为25℃～100℃，处理时间为5s～35s。通过蚀刻工艺条件的调整，达到完全蚀刻去除位于半导体衬底100表面尤其是栅极结构表面的多层复合材料的目的，使得半导体衬底100的表面以及栅极结构表面具有无其它残留材料的干净表面，使后续的硅化工艺能够完全进行。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，在PMOS区形成嵌入式锗硅层104后，可以有效去除所述复合层叠结构，不影响后续工艺的工艺窗口。
参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤201中，提供具有NMOS区和PMOS区的半导体衬底，在NMOS区和PMOS区上均形成有栅极结构，且在栅极结构的顶部和侧壁形成有栅极硬掩蔽层；
在步骤202中，在半导体衬底上形成完全覆盖栅极结构的硬掩膜层；
在步骤203中，在位于PMOS区的栅极结构两侧的半导体衬底中形成嵌入式锗硅层，在栅极结构的侧壁和/或顶部形成由栅极硬掩蔽层、硬掩膜层和新生材料层构成的复合材料层叠结构；
在步骤204中，去除位于NMOS区的部分所述复合材料层叠结构，直至露出半导体衬底；
在步骤205中，去除所述复合材料层叠结构的剩余部分，仅在栅极结构的两侧留有部分栅极硬掩蔽层。
[示例性实施例二]
接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在半导体衬底100上形成完全覆盖栅极结构101的侧墙材料层，采用侧墙蚀刻(spacer etch)工艺蚀刻所述侧墙材料层，直至露出栅极结构101的顶部，以在栅极结构101的两侧形成由栅极硬掩蔽层101c和所述侧墙材料层共同构成的偏移侧墙；执行源/漏区注入，以分别在NMOS区和PMOS区形成源/漏区；依次形成接触孔蚀刻停止层和层间介电层，并在所述层间介电层中形成分别连通栅极材料层101b、嵌入式锗硅层104和嵌入式碳硅层106的接触孔；在通过所述接触孔露出的栅极材料层101b、嵌入式锗硅层104和嵌入式碳硅层106的顶部形成硅化物层；在所述接触孔中形成接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (7)
1.一种半导体器件的制造方法，包括：
提供具有NMOS区和PMOS区的半导体衬底，在所述NMOS区和PMOS区上均形成有栅极结构，且在所述栅极结构的顶部和侧壁形成有栅极硬掩蔽层；
在所述半导体衬底上形成完全覆盖所述栅极结构的硬掩膜层；
在位于所述PMOS区的栅极结构两侧的半导体衬底中形成嵌入式锗硅层，在NMOS区和PMOS区的栅极结构的侧壁和/或顶部形成由所述栅极硬掩蔽层、所述硬掩膜层和新生材料层构成的复合材料层叠结构；
去除位于所述NMOS区的部分所述复合材料层叠结构，直至露出所述半导体衬底，对所述复合材料层叠结构的去除过程包括依次实施的主蚀刻和过蚀刻；
去除所述复合材料层叠结构的剩余部分，仅在NMOS区和PMOS区的栅极结构的两侧留有部分所述栅极硬掩蔽层，对所述复合材料层叠结构的所述剩余部分去除过程包括依次实施的主蚀刻和过蚀刻。
2.根据权利要求1所述的方法，其特征在于，所述硬掩膜层包括自下而上层叠的氧化物层和氮化物层。
3.根据权利要求2所述的方法，其特征在于，所述复合材料层叠结构为五层复合结构，所述五层复合结构包括由内及外层叠的所述栅极硬掩蔽层、第一所述新生材料层、所述氧化物层、第二所述新生材料层和所述氮化物层。
4.根据权利要求1所述的方法，其特征在于，所述主蚀刻的蚀刻气体包括CF4、Ar和O2，所述蚀刻气体的各组分之间的比例根据工艺条件作相应变化，压强为2mtorr～100mtorr,偏压为50V～250V，温度为30℃～100℃，处理时间为3s～20s。
5.根据权利要求1所述的方法，其特征在于，所述过蚀刻的蚀刻气体包括CH3F、He和O2，所述蚀刻气体的各组分之间的比例根据工艺条件作相应变化，压强为10mtorr～100mtorr，偏压为50V～250V，温度为25℃～100℃，处理时间为5s～35s。
6.根据权利要求1所述的方法，其特征在于，去除位于所述NMOS区的部分所述复合材料层叠结构之后，还包括在露出的所述半导体衬底中形成嵌入式碳硅层的步骤。
7.一种采用权利要求1-6之一所述的方法制造的半导体器件。
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