CN103794479B - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有伪栅极结构；在所述半导体衬底上依次形成接触孔蚀刻停止层和旋涂介电层；回蚀刻所述旋涂介电层，直至完全露出位于所述伪栅极结构顶部的接触孔蚀刻停止层；执行一后蚀刻处理过程，在所述旋涂介电层的表面形成一氧化层；去除位于所述伪栅极结构顶部的接触孔蚀刻停止层；同时蚀刻所述NMOS区和所述PMOS区的伪栅极结构中的牺牲栅电极层以形成栅沟槽；形成含硅底部抗反射涂层以完全填充所述栅沟槽；分别形成所述PMOS区和所述NMOS区的金属栅极结构。根据本发明，可以最大程度地减小金属栅极结构的形成过程所引起的栅极高度的降低。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成金属栅极结构的方法。
背景技术
在下一代集成电路的制造工艺中，对于互补金属氧化物半导体（CMOS）的栅极的制作，通常采用高k-金属栅工艺。对于具有较高工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和牺牲栅电极层构成；然后，在所述伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构的牺牲栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层（workfunctionmetallayer）、阻挡层（barrierlayer）和浸润层（wettinglayer）；最后进行金属栅（通常为铝）的填充。
上述工艺过程导致较严重的栅极高度的下降，在后续形成共享接触孔时，将会造成衬底硅材料的损失，影响CMOS的性能。造成所述栅极高度下降的原因有二：第一，形成所述伪栅极结构以及两侧的栅极间隙壁结构之后，在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，接着实施一研磨过程，以露出所述伪栅极结构的顶部，此研磨过程也会去除部分所述伪栅极结构，由此造成栅极高度的下降；第二，由于CMOS的PMOS部分和NMOS部分的金属栅极结构需要具有不同的功函数，因此，二者的金属栅极结构是分别形成的，在去除所述伪栅极结构后形成的沟槽内依次形成功函数金属层、阻挡层、浸润层和金属栅的过程中需要执行两次或者多次的研磨过程，这些研磨过程也会造成栅极高度的下降。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有伪栅极结构；在所述半导体衬底上依次形成接触孔蚀刻停止层和旋涂介电层，以覆盖所述伪栅极结构；回蚀刻所述旋涂介电层，直至完全露出位于所述伪栅极结构顶部的接触孔蚀刻停止层；执行一后蚀刻处理过程，在所述旋涂介电层的表面形成一氧化层；去除位于所述伪栅极结构顶部的接触孔蚀刻停止层；同时蚀刻所述NMOS区和所述PMOS区的伪栅极结构中的牺牲栅电极层以形成栅沟槽；在所述半导体衬底上形成含硅底部抗反射涂层，以完全填充所述栅沟槽；去除位于所述PMOS区的含硅底部抗反射涂层，在所述PMOS区形成第一金属栅极结构；去除位于所述NMOS区的含硅底部抗反射涂层，在所述NMOS区形成第二金属栅极结构。
进一步，采用化学气相沉积工艺形成所述蚀刻停止层。
进一步，采用旋涂工艺形成所述旋涂介电层。
进一步，所述蚀刻停止层的材料为氮化硅。
进一步，所述旋涂介电层的材料包括具有低介电常数的材料。
进一步，所述旋涂介电层的材料为DUO。
进一步，所述后蚀刻处理的工艺条件为：源气体CF4的流量为10-200sccm，CHF3的流量为10-200sccm，C4F6的流量为10-100sccm，O2的流量为10-200sccm，压力为5-200mTorr，功率为100-1000W，处理时间为10sec-10min。
进一步，采用干法蚀刻工艺去除位于所述伪栅极结构顶部的接触孔蚀刻停止层。
进一步，所述蚀刻为过蚀刻。
进一步，采用旋涂工艺形成所述含硅底部抗反射涂层
进一步，采用干法蚀刻工艺去除位于所述PMOS区的含硅底部抗反射涂层。
进一步，采用湿法蚀刻工艺去除位于所述NMOS区的含硅底部抗反射涂层。
进一步，所述湿法蚀刻的蚀刻剂为稀释的氢氟酸。
进一步，所述第一金属栅极结构和所述第二金属栅极结构均包括自下而上堆叠而成的功函数金属层、阻挡层、浸润层和金属栅极材料层。
进一步，所述第二金属栅极结构中的功函数金属层的功函数不同于所述第一金属栅极结构中的功函数金属层的功函数。
进一步，所述第二金属栅极结构形成之后，所述旋涂介电层加以保留或者通过湿法蚀刻工艺加以去除。
进一步，所述伪栅极结构包括自下而上依次层叠的界面层、高k介电层、覆盖层和牺牲栅电极层。
根据本发明，可以最大程度地减小金属栅极结构的形成过程所引起的栅极高度的降低。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1H为本发明提出的形成金属栅极结构的方法的各步骤的示意性剖面图；
图2为本发明提出的形成金属栅极结构的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成金属栅极结构的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图1A-图1H和图2来描述本发明提出的形成金属栅极结构的方法的详细步骤。
参照图1A-图1H，其中示出了本发明提出的形成金属栅极结构的方法的各步骤的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中形成有隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构101将半导体衬底100分为NMOS区和PMOS区。所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述半导体衬底100上形成有伪栅极结构102，作为一个示例，所述伪栅极结构102可包括自下而上依次层叠的界面层、高k介电层、覆盖层（cappinglayer）和牺牲栅电极层。所述界面层的材料可包括硅氧化物（SiOx）。所述高k介电层的材料可包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆和氧化铝。所述覆盖层的材料可包括氮化钛和氮化钽。所述牺牲栅电极层的材料可包括多晶硅。
此外，作为示例，在所述伪栅极结构102两侧形成有侧壁结构103。其中，所述侧壁结构103可以包括至少一氧化物层和/或至少一氮化物层。
接着，如图1B所示，在所述半导体衬底100上依次形成接触孔蚀刻停止层104和旋涂介电层（Spin-ondielectriclayer）105，以覆盖所述伪栅极结构102。采用本领域技术人员所熟习的各种适宜的工艺分别形成所述蚀刻停止层104和所述旋涂介电层105，例如，采用化学气相沉积工艺形成所述蚀刻停止层104，采用旋涂工艺形成所述旋涂介电层105；其中，所述蚀刻停止层104的材料优选氮化硅（SiN），所述旋涂介电层105的材料包括DUO（一种Honeywell公司的产品）以及任何其它具有低介电常数的材料。
接着，如图1C所示，回蚀刻所述旋涂介电层105，直至完全露出位于所述伪栅极结构102顶部的接触孔蚀刻停止层104。接下来，执行一后蚀刻（post-etch）处理过程，去除所述旋涂介电层105表面的蚀刻残留物质和杂质的同时在所述旋涂介电层105的表面形成一氧化层106，所述氧化层106可以作为后续蚀刻过程的蚀刻终止层。在本实施例中，所述后蚀刻处理的工艺条件为：源气体CF4的流量为10-200sccm，CHF3的流量为10-200sccm，C4F6的流量为10-100sccm，O2的流量为10-200sccm，压力为5-200mTorr，功率为100-1000W，处理时间为10sec-10min。
接着，如图1D所示，去除位于所述伪栅极结构102顶部的接触孔蚀刻停止层104。然后，同时去除所述NMOS区和所述PMOS区的伪栅极结构102中的牺牲栅电极层，在所述侧壁结构103的中间形成栅沟槽107。采用传统工艺完成上述去除过程，例如干法蚀刻。需要说明的是，采用干法蚀刻工艺去除所述牺牲栅电极层时，实施过蚀刻（over-etch）处理是允许的，以便完全去除所述牺牲栅电极层。
接着，如图1E所示，在所述半导体衬底100上形成含硅底部抗反射涂层（Si-BARC）108，以完全填充所述栅沟槽107。在本实施例中，采用旋涂工艺形成所述含硅底部抗反射涂层108。
接着，如图1F所示，去除位于所述PMOS区的含硅底部抗反射涂层108，以完全露出所述栅沟槽107。采用传统工艺完成上述去除过程，例如干法蚀刻。在本实施例中，所述干法蚀刻的工艺条件包括：源气体CF4的流量为10-200sccm，CHF3的流量为10-200sccm，压力为5-200mTorr，功率为100-1000W，处理时间为10sec-10min。
接着，如图1G所示，在所述栅沟槽107中形成第一金属栅极结构109。所述第一金属栅极结构109包括自下而上堆叠而成的功函数金属层、阻挡层、浸润层和金属栅极材料层，其中，所述功函数金属层可包括一层或多层金属，其构成材料包括氮化钛、钛铝合金和氮化钨；所述阻挡层的材料包括氮化钽和氮化钛；所述浸润层的材料包括钛或钛铝合金；所述金属栅极材料层的材料包括钨或铝。采用原子层沉积工艺或物理气相沉积工艺形成所述功函数金属层、所述阻挡层和所述浸润层，采用化学气相沉积工艺或物理气相沉积工艺形成所述金属栅极材料层。然后，执行一研磨过程以去除形成在所述栅沟槽107之外的构成所述第一金属栅极结构109的上述各层材料，所述研磨过程在露出所述旋涂介电层105时终止。
接着，如图1H所示，在所述NMOS区形成第二金属栅极结构110，其形成过程的工艺步骤包括：采用湿法蚀刻工艺去除位于所述NMOS区的含硅底部抗反射涂层108，以完全露出所述栅沟槽107，所述湿法蚀刻的蚀刻剂为稀释的氢氟酸；在所述栅沟槽107中形成所述第二金属栅极结构110，所述第二金属栅极结构110包括自下而上堆叠而成的功函数金属层、阻挡层、浸润层和金属栅极材料层，与所述第一金属栅极结构109不同的是，所述第二金属栅极结构110中的功函数金属层的功函数不同于所述第一金属栅极结构109中的功函数金属层的功函数；执行一研磨过程，以去除形成在所述栅沟槽107之外的构成所述第二金属栅极结构110的上述各层材料，所述研磨过程在露出所述旋涂介电层105时终止。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。需要说明的是，在所述第二金属栅极结构110形成之后，所述旋涂介电层105可以保留，也可以通过湿法蚀刻工艺加以去除。根据本发明，可以最大程度地减小金属栅极结构的形成过程所引起的栅极高度的降低。
参照图2，其中示出了本发明提出的形成金属栅极结构的方法的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供具有NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有伪栅极结构；
在步骤202中，在所述半导体衬底上依次形成接触孔蚀刻停止层和旋涂介电层，以覆盖所述伪栅极结构；
在步骤203中，回蚀刻所述旋涂介电层，直至完全露出位于所述伪栅极结构顶部的接触孔蚀刻停止层；
在步骤204中，执行一后蚀刻处理过程，在所述旋涂介电层的表面形成一氧化层；
在步骤205中，去除位于所述伪栅极结构顶部的接触孔蚀刻停止层；
在步骤206中，同时去除所述NMOS区和所述PMOS区的伪栅极结构中的牺牲栅电极层以形成栅沟槽；
在步骤207中，在所述半导体衬底上形成含硅底部抗反射涂层，以完全填充所述栅沟槽；
在步骤208中，去除位于所述PMOS区的含硅底部抗反射涂层，在所述PMOS区形成第一金属栅极结构；
在步骤209中，去除位于所述NMOS区的含硅底部抗反射涂层，在所述NMOS区形成第二金属栅极结构。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (16)
1.一种半导体器件的制造方法，包括：
提供具有NMOS区和PMOS区的半导体衬底，所述半导体衬底上形成有伪栅极结构；
在所述半导体衬底上依次形成接触孔蚀刻停止层和旋涂介电层，以覆盖所述伪栅极结构；
回蚀刻所述旋涂介电层，直至完全露出位于所述伪栅极结构顶部的接触孔蚀刻停止层；
执行一后蚀刻处理过程，在所述旋涂介电层的表面形成一氧化层；
去除位于所述伪栅极结构顶部的接触孔蚀刻停止层；
同时蚀刻所述NMOS区和所述PMOS区的伪栅极结构中的牺牲栅电极层以形成栅沟槽；
在所述半导体衬底上形成含硅底部抗反射涂层，以完全填充所述栅沟槽；
去除位于所述PMOS区的含硅底部抗反射涂层，在所述PMOS区形成第一金属栅极结构；
去除位于所述NMOS区的含硅底部抗反射涂层，在所述NMOS区形成第二金属栅极结构。
2.根据权利要求1所述的方法，其特征在于，采用化学气相沉积工艺形成所述蚀刻停止层。
3.根据权利要求1所述的方法，其特征在于，采用旋涂工艺形成所述旋涂介电层。
4.根据权利要求1或2所述的方法，其特征在于，所述蚀刻停止层的材料为氮化硅。
5.根据权利要求1或3所述的方法，其特征在于，所述旋涂介电层的材料包括具有低介电常数的材料。
6.根据权利要求1所述的方法，其特征在于，所述后蚀刻处理的工艺条件为：源气体CF4的流量为10-200sccm，CHF3的流量为10-200sccm，C4F6的流量为10-100sccm，O2的流量为10-200sccm，压力为5-200mTorr，功率为100-1000W，处理时间为10sec-10min。
7.根据权利要求1所述的方法，其特征在于，采用干法蚀刻工艺去除位于所述伪栅极结构顶部的接触孔蚀刻停止层。
8.根据权利要求1所述的方法，其特征在于，所述蚀刻为过蚀刻。
9.根据权利要求1所述的方法，其特征在于，采用旋涂工艺形成所述含硅底部抗反射涂层。
10.根据权利要求1所述的方法，其特征在于，采用干法蚀刻工艺去除位于所述PMOS区的含硅底部抗反射涂层。
11.根据权利要求1所述的方法，其特征在于，采用湿法蚀刻工艺去除位于所述NMOS区的含硅底部抗反射涂层。
12.根据权利要求11所述的方法，其特征在于，所述湿法蚀刻的蚀刻剂为稀释的氢氟酸。
13.根据权利要求1所述的方法，其特征在于，所述第一金属栅极结构和所述第二金属栅极结构均包括自下而上堆叠而成的功函数金属层、阻挡层、浸润层和金属栅极材料层。
14.根据权利要求13所述的方法，其特征在于，所述第二金属栅极结构中的功函数金属层的功函数不同于所述第一金属栅极结构中的功函数金属层的功函数。
15.根据权利要求1所述的方法，其特征在于，所述第二金属栅极结构形成之后，所述旋涂介电层加以保留或者通过湿法蚀刻工艺加以去除。
16.根据权利要求1所述的方法，其特征在于，所述伪栅极结构包括自下而上依次层叠的界面层、高k介电层、覆盖层和牺牲栅电极层。
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