CN102737971A - 具有金属栅极的半导体元件与其制造方法 - Google Patents

具有金属栅极的半导体元件与其制造方法 Download PDF

Info

Publication number
CN102737971A
CN102737971A CN2011100943238A CN201110094323A CN102737971A CN 102737971 A CN102737971 A CN 102737971A CN 2011100943238 A CN2011100943238 A CN 2011100943238A CN 201110094323 A CN201110094323 A CN 201110094323A CN 102737971 A CN102737971 A CN 102737971A
Authority
CN
China
Prior art keywords
layer
semiconductor element
metal gates
making
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011100943238A
Other languages
English (en)
Other versions
CN102737971B (zh
Inventor
黄光耀
林俊贤
施宏霖
廖俊雄
李志成
徐韶华
陈奕文
陈正国
曾荣宗
林建廷
黄同雋
杨杰甯
蔡宗龙
廖柏瑞
赖建铭
陈映璁
马诚佑
洪文瀚
许哲华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201110094323.8A priority Critical patent/CN102737971B/zh
Publication of CN102737971A publication Critical patent/CN102737971A/zh
Application granted granted Critical
Publication of CN102737971B publication Critical patent/CN102737971B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提出一种制作具有金属栅极的半导体元件及其制造方法。该制造方法中,首先提供基底,并于基底上形成栅极介电层。于该栅极介电层上形成具有功函数金属层的多层堆叠结构,并于至少一层的该多层堆结构进行氧处理。最后在多层堆叠结构上形成导电层。

Description

具有金属栅极的半导体元件与其制造方法
技术领域
本发明涉及一种具有金属栅极的半导体元件以及其制作方法,特别是涉及一种具有多层堆叠结构的半导体元件与其制作方法,且多层堆叠结构的其中至少一层具有氧原子。
背景技术
在已知半导体产业中,多晶硅广泛地应用于半导体元件如金属氧化物半导体(metal-oxide-semiconductor,MOS)晶体管中,作为标准的栅极材料选择。然而,随着MOS晶体管尺寸持续地微缩,传统多晶硅栅极因硼穿透(boronpenetration)效应导致元件效能降低,及其难以避免的空乏效应(depletioneffect)等问题,使得等效的栅极介电层厚度增加、栅极电容值下降,进而导致元件驱动能力的衰退等困境。因此,半导体业界更尝以新的栅极材料,例如利用具有功函数(work function)金属层的金属栅极来取代传统的多晶硅栅极,用以作为匹配高介电常数(High-K)栅极介电层的控制电极。
而在互补式金属氧化物半导体(complementary metal-oxidesemiconductor,CMOS)元件中,双功函数金属栅极一方面需与N型金属氧化物半导体(NMOS)元件搭配,另一方面则需与P型金属氧化物半导体(PMOS)元件搭配,因此使得相关元件的整合技术以及工艺控制更形复杂,且各材料的厚度与成分控制要求亦更形严苛。一般而言,双功函数金属栅极的制作方法可概分为前栅极(gate first)工艺及后栅极(gate last)工艺两大类。其中,前栅极工艺会在形成金属栅极后始进行源极/漏极超浅接面活化回火以及形成金属硅化物等高热预算工艺,因此使得材料的选择与调整面对较多的挑战。而在后栅极工艺中,是先形成牺牲栅极(sacrifice gate)或取代栅极(replacementgate),并在完成一般金属氧化物半导体(MOS)晶体管的制作后,将牺牲/取代栅极移除而形成栅极凹槽(gate trench),再依电性需求于栅极凹槽内填入不同的金属。
然而为了无论是前栅极或后栅极工艺,都需要形成多层的金属层以分别形成N型金属氧化物半导体(NMOS)与P型金属氧化物半导体(PMOS)的金属栅极。而这些金属层的材料往往会影响N型晶体管或P型晶体管的功函数,而成为影响产品效能的因素。目前,各厂商皆致力于研发不同的工艺以制造具有优选功函数的金属栅极。
发明内容
本发明提出一种具有多层堆叠结构的半导体元件与其制法,其中多层堆叠结构的其中至少一层具有氧原子,而具有优选的功函数。
根据本发明的实施例,本发明提出一种制作具有金属栅极的半导体元件的方法。此方法中首先提供基底,并于基底上形成栅极介电层。于该栅极介电层上形成具有功函数金属层(work function metal layer)的多层堆叠结构,并于至少一层的该多层堆结构进行氧处理。最后在多层堆叠结构上形成导电层。
根据本发明的另一实施例,本发明提出一种制作具有金属栅极的半导体元件。此半导体元件包括基底、栅极介电层以及多层堆叠结构。栅极介电层设置于基底上,而多层堆叠结构设置于栅极介电层上,其中多层堆叠结构的至少其中一层为功函数金属层(work function metal),且多层堆叠结构中,靠近栅极介电层的一侧的氧原子浓度实质上小于远离栅极介电层层的一侧的氧原子浓度。
本发明提出了一种制作具有金属栅极的半导体元件以及一种半导体元件。已知由于多层堆叠的金属栅极往往会使得功函数效果不佳,而通过本发明所提出的氧处理步骤,可改善金属栅极的功函数,而得到优选的元件效能。
附图说明
图1至图3所绘示为本发明第一实施例中制作金属栅极的方法的第一实施例的步骤示意图。
图4至图10所绘示为本发明第二实施例中制作具有金属栅极的半导体元件的方法的示意图。
图11至图19所绘示为本发明第二实施例中制作具有金属栅极的半导体元件的方法的示意图。
附图标记说明
100  基底                      318  P型功函数金属层
101  栅极介电层                319  第一图案化光致抗蚀剂层
102  介质层                    320  有机层
104  高介电常数层              322  N型功函数金属层
106  第一堆叠层                326  金属层
108  第二堆叠层                400  第一有源区域
110  第三堆叠层                402  第一导电型晶体管
112  多层堆叠结构              404  第一介质层
114  金属层                    405  第一高介电常数层
116  金属栅极                  407  第一蚀刻停止层
118  源极/漏极                 408  第一盖层
120  晶体管                    406  第一牺牲栅极
200  步骤                      410  第一间隙壁
202  步骤                      412  第一轻掺杂漏极
204  步骤                      414  第一源极/漏极
206  步骤                      416  第一沟槽
208  步骤                      418  第一金属栅极
210  步骤                      500  第二有源区域
212  步骤                      502  第二导电型晶体管
214  步骤                      504  第二介质层
216  步骤                      505  第二高介电常数层
218  步骤                      507  第二蚀刻停止层
300  基底                      506  第二牺牲栅极
302  浅沟槽隔离                508  第二盖层
306  接触洞蚀刻停止层          510  第二间隙壁
308  层内介电层                512  第二轻掺杂漏极
312  掩模层                    514  第二源极/漏极
314  辅助层                    516  第二沟槽
316  第一图案化光致抗蚀剂层    518  第二金属栅极
317  阻障层
具体实施方式
为使本领域一般技术人员能更进一步了解本发明,下文特列举本发明的数个优选实施例,并配合附图,详细说明本发明的构成内容及所欲达成的功效。
请参考图1并请一并参考图2至图3,图1所绘示为本发明制作具有金属栅极的半导体元件的方法的第一实施例的流程图,图2与图3所绘示为本发明制作具有金属栅极的半导体元件的方法的第一实施例的步骤示意图。如图2所示,首先提供基底100(步骤200)。接着于基底100上形成介质层102以及高介电常数层104(步骤202)。介质层102的材料例如是例如二氧化硅(SiO2),可利用氧化工艺在基底100上形成。高介电常数层104的介电常数大约大于4,其可以是稀土金属氧化物层或镧系金属氧化物层,例如氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、铝酸镧(lanthanum aluminum oxide,LaAlO)、氧化钽(tantalum oxide,Ta2O5)、氧化锆(zirconium oxide,ZrO2)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO)、氧化镱(yttrium oxide,Yb2O3)、氧化硅镱(yttrium silicon oxide,YbSiO)、铝酸锆(zirconium aluminate,ZrAlO)、铝酸铪(hafnium aluminate,HfAlO)、氮化铝(aluminum nitride,AlN)、氧化钛(titanium oxide,TiO2),氮氧化锆(zirconium oxynitride,ZrON)、氮氧化铪(hafnium oxynitride,HfON)、氮氧硅锆(zirconium silicon oxynitride,ZrSiON)、氮氧硅铪(hafnium siliconoxynitride,HfSiON)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)或钛酸钡锶(bariumstrontium titanate,BaxSr1-xTiO3,BST),但不以上述为限。然后,在高介电常数层104上形成多层堆叠结构112(步骤204、步骤206、步骤208),多层堆叠结构112包括至少两层或两层以上的金属层或金属氮化物层等具导电性的材料层。于本发明的实施例中,多层堆叠结构112包括含TiN的第一堆叠层106、含TaN的第二堆叠层108以及含TiN的第三堆叠层110。接着于多层堆叠结构112上形成导电层例如是金属层114(步骤210),其包括低电阻值、可耐高温的金属层或金属化合物层等。
接着如图3所示,进行光刻暨蚀刻步骤以图案化金属层114、多层堆叠结构112、高介电常数层104以及介质层102,使得图案化之后的金属层114以及多层堆叠结构112形成金属栅极116,而图案化之后的介质层102与高介电常数层104则形成栅极介电层101(步骤212)。接着后续再形成例如源极/漏极118等元件,并可选择性搭配应变硅工艺,或在源极/漏极118上再形成金属硅化物层、接触洞蚀刻停止层(CESL)等其他工艺,而完成了晶体管120的制作。
而为了增加晶体管120的效能,本发明的特点在于,在形成多层堆叠结构112时,会对多层堆叠结构112的至少一层进行至少一氧处理,也就是以具有氧原子的溶剂或环境进行处理。如图1所示,在形成第一堆叠层106后,可对第一堆叠层106进行氧处理(步骤214);或者,在形成第二堆叠层108层后,可对第二堆叠层108进行氧处理(步骤216);或者,在形成第三堆叠层110后,可对第三堆叠层108进行氧处理(步骤218)。步骤214、步骤216与步骤218可择一进行或择二进行或者全部进行。氧处理包括回火步骤、等离子体处理步骤或化学溶液处理步骤。于本发明优选实施例中,回火步骤例如是通入含O2的气体在约摄氏300度至500度的环境下进行,优选为100%的O2气体在摄氏400度的环境下进行。等离子体处理步骤例如是使用含O2的等离子体气体。而化学溶液处理步骤则例如是使用含氨水(NH4OH)、过氧化氢(H2O2)以及水(H2O)的溶液,例如是SC1溶液。通过上述对多层堆叠结构112进行的氧处理,可使得多层堆叠结构112的至少其中一层具有氧原子,且靠近金属层114的一侧的氧原子浓度实质上大于远离金属层114的一侧的氧原子浓度,进一步增加金属栅极116的功函数表现。
本发明的第一实施例是以前栅极工艺为示例,而可以了解的是本发明的氧处理步骤亦可应用于后栅极工艺。请参考图4至图10,所绘示为本发明制作金属栅极的方法的第二实施例的步骤示意图。首先,提供基底300,例如是硅基底、含硅基底或硅覆绝缘(silicon-on-insulator,SOI)基底等。基底300上具有多个浅沟槽隔离(shallow trench isolation,STI)302,浅沟槽隔离302可具有适当的应力。通过浅沟槽隔离302所包围的区域,可定义出彼此电性绝缘的第一有源区域400以及第二有源区域500。接着分别于第一有源区域400与第二有源区域500的基底300上形成第一导电型晶体管402与第二导电型晶体管502。在本实施例中,第一导电型晶体管402为P型晶体管,而第二导电型晶体管502则为N型晶体管。
如图4所示,第一导电型晶体管402包括第一介质层404、第一高介电常数层405、第一蚀刻停止层407、第一牺牲栅极406、第一盖层408、第一间隙壁410、第一轻掺杂漏极(light doped drain,LDD)412以及第一源极/漏极414。于本发明优选实施例中,第一介质层404为二氧化硅层,第一高介电常数层405包括如前文所述的高介电常数材料。第一蚀刻停止层407包括金属层或金属氮化物层,例如是氮化钛(TiN)。第一牺牲栅极406则例如是多晶硅栅极,但也可以是由多晶硅层、非晶硅(amorphous Si)或者锗层所组合的复合栅极,或者,在其他实施例中,第一牺牲栅极406可具有倾斜侧壁,而具有「上大下小」的形状。第一盖层408则例如是氮化硅层。第一间隙壁410可为复合膜层的结构,其可包括高温氧化硅层(high temperature oxide,HTO)、氮化硅、氧化硅或使用六氯二硅烷(hexachlorodisilane,Si2Cl6)形成的氮化硅(HCD-SiN)。于实施例中,第一间隙壁410亦可部分或完全被移除,使得接触洞蚀刻停止层(contact etch stop layer,CESL)306对于第一导电型晶体管402以及第二导电型晶体管502能具有优选应力。第一轻掺杂漏极412以及第一源极/漏极414则以适当浓度的掺质加以形成。
第二导电型晶体管502包括第二介质层504、第二高介电常数层505、第二蚀刻停止层507、第二牺牲栅极506、第二盖层508、第二间隙壁510、第二轻掺杂漏极512以及第二源极/漏极514。第二导电型晶体管502中各元件的实施方式大致与第一导电型晶体管402相同,在此不加以赘述。此外,虽然图1中未明白绘出,但第一导电型晶体管402与第二导电型晶体管502仍可包括其他半导体结构,例如金属硅化物层(salicide)、以选择性外延生长(selective epitaxial growth,SEG)而形成具有六面体(hexagon,又叫sigma∑)或八面体(octangon)截面形状的源极/漏极或是其他保护层。在形成了第一导电型晶体管402与第二导电型晶体管502后,在基底300上依序形成接触洞蚀刻停止层(contact etch stop layer,CESL)306与内层介电层(inter-layerdielectric,ILD)308,覆盖在第一导电型晶体管402与第二导电型晶体管502上。于实施例中,接触洞蚀刻停止层306可包括两种不同的应力层分设于第一有源区域400与第二有源区域500中,并分别覆盖第一导电型晶体管402与第二导电型晶体管502而提供不同的应力(stress),以作为选择性应力系统(selective strain scheme,SSS);接触洞蚀刻停止层306可为单一层或复合层,在第一导电型晶体管402上施加压缩应力而在第二导电型晶体管502上施加伸张应力。
如图5所示,接着进行平坦化工艺,例如化学机械平坦化(chemicalmechanical polish,CMP)工艺或者回蚀刻工艺或两者的组合,以依序移除部分的内层介电层308、部分的接触洞蚀刻停止层306、部分的第一间隙壁410、部分的第二间隙壁510,并完全移除第一盖层408、第二盖层508,直到暴露出第一牺牲栅极406与第二牺牲栅极506的顶面。
如图6所示,进行湿蚀刻工艺以移除第一牺牲栅极406以及第二牺牲栅极506,其中此蚀刻步骤会停止在第一蚀刻停止层407以及第二蚀刻停止层507,并在第一导电型晶体管402中形成第一沟槽(trench)416,在第二导电型晶体管502中形成第二沟槽516。然后,对裸露出的第一蚀刻停止层407以及第二蚀刻停止层507同时或分别进行氧处理。此外,此第一蚀刻停止层407以及第二蚀刻停止层507的氧处理亦可在其一开始全面性沉积形成时就进行氧处理。氧处理包括回火步骤、等离子体处理步骤或化学溶液处理步骤。回火步骤例如是通入含O2的气体在约摄氏300度至500度的环境下进行,优选为100%的O2气体在摄氏400度的环境下进行。等离子体处理步骤例如是使用含O2的等离子体气体。而化学溶液处理步骤则例如是使用含NH4OH、H2O2以及H2O的溶液,例如是SC1溶液。
如图7所示,在基底300上全面形成阻障层317,其会沿着第一沟槽416以及第二沟槽516的表面形成,但并不完全填满第一沟槽416以及第二沟槽516。阻障层317包括金属层或金属氮化物层,在本发明优选实施例中,阻障层317是氮化钽(TaN)。然后,对此阻障层317进行氧处理,氧处理包括回火步骤、等离子体处理步骤或化学溶液处理步骤。回火步骤例如是通入含O2的气体在约摄氏300度至500度的环境下进行,优选为100%的O2气体在摄氏400度的环境下进行。等离子体处理步骤例如是使用含O2的等离子体气体。而化学溶液处理步骤则例如是使用含NH4OH、H2O2以及H2O的溶液,例如是SC1溶液。接着在阻障层317上形成P型功函数金属层318。P型功函数金属层318为满足P型晶体管所需功函数要求的金属,例如是镍(Ni)、钯(Pd)、铂(Pt)、铍(Be)、铱(Ir)、碲(Te)、铼(Re)、钌(Ru)、铑(Rh)、钨(W)、钼(Mo);钨、钌、钼、钽(Ta)、钛(Ti)的氮化物;钨、钽、钛的碳化物;或者TiAlN、TaAlN等。其中P型功函数金属层318与阻障层317优选有良好的蚀刻选择比。然后,对此P型功函数金属层318进行氧处理,氧处理包括回火步骤、等离子体处理步骤或化学溶液处理步骤。回火步骤例如是通入含O2的气体在约摄氏300度至500度的环境下进行,优选为100%的O2气体在摄氏400度的环境下进行,并持续进行1~5分钟,优选为2分钟。等离子体处理步骤例如是使用含O2的等离子体气体。而化学溶液处理步骤则例如是使用含NH4OH、H2O2以及H2O的溶液,例如是SC1溶液。
接着如图8所示,图案化P型功函数金属层318以移除位于第二有源区域500中的P型功函数金属层318,而由于阻障层317和P型功函数金属层318具有蚀刻选择比,因此第二有源区域500中的阻障层317并不会被移除。接着如图9所示,在基底300上全面形成N型功函数金属层322。N型功函数金属层322会在第一有源区域400中沿着P型功函数金属层318的表面,以及第二有源区域500中沿着阻障层317的表面形成,但并不完全填满第二沟槽516以及第一沟槽416。于本发明优选实施例中,N型功函数金属层322为满足N型晶体管所需功函数要求的金属,例如是铝化钛(titanium aluminides,TiAl)、铝化锆(aluminum zirconium,ZrAl)、铝化钨(aluminum tungsten,WAl)、铝化钽(aluminum tantalum,TaAl)或铝化铪(aluminum hafnium,HfAl),但不以上述为限。接着,在基底300上全面形成低电阻的金属层326。金属层326会形成于N型功函数金属层322上,并填满第二沟槽516以及第一沟槽416。于本发明优选实施例中,金属层326包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)或钛与氮化钛(Ti/TiN)等复合金属层料,但不以此为限。
最后,如图10所示,进行平坦化工艺以同时移除第一沟槽416以及第二沟槽516以外的阻障层317、P型功函数金属层318、N型功函数金属层322以及金属层326。如此一来,位于第一沟槽416内的第一蚀刻停止层407、阻障层317、P型功函数金属318、N型功函数金属322以及金属层326会形成第一导电型晶体管402(P型晶体管)中的第一金属栅极418,且其功函数大致上介于4.8eV与5.2eV之间;而位于第二沟槽518内的第二蚀刻停止层507、阻障层317、N型功函数金属层322以及金属层326会形成第二导电型晶体管502(N型晶体管)中的第二金属栅极518,且其功函数大致上介于3.9eV与4.3eV之间。于本发明另一实施例中,可调整P型功函数金属层318以及N型功函数金属层322的厚度,使其发挥优选的功函数功能。由于本实施例在形成TiN的第一蚀刻停止层407、第二蚀刻停止层507、TaN的阻障层317以及TiN的P型功函数金属层318后可选择性的在前述三者形成后择一进行或择二进行或者全部进行氧处理,可使得第一金属栅极418以及第二金属栅极518具有优选的功函数表现。
在完成了第一金属栅极418以及第二金属栅极518之后,后续还可进行接触插拴(contact plug)的制作,例如形成具有应力的接触插拴。或者,在接触插拴形成前,还可以先完全移除内层介电层306以及接触洞蚀刻停止层308,接着于基底300上再次形成至少另一接触洞蚀刻停止层(图未示),并且通过施加紫外线或者热能的步骤,以使新的接触洞蚀刻停止层产生应力,以分别提升第一导电型晶体管402与第二导电型晶体管502的效能。接着再次形成另一内层介电层(图未示),并于其中形成接触插拴,此接触插拴亦可具有适当的应力。
值得注意的是,前述实施方式是先形成高介电常数的栅极介电层为例(即high-K first工艺),而本领域一般技术人员应当了解,本发明亦可在形成金属栅极之前再次形成高介电常数的栅极介电层(即high-K last工艺),例如在第一沟槽416内形成P型功函数金属层318之前,可先去除原先生成的高介电常数层405,然后再在第一沟槽416的表面上形成高介电常数的栅极介电层,然后再依序形成P型功函数金属层318以及金属层326等结构。此位于第一沟槽416内的高介电常数的栅极介电层会和P型功函数金属层318一样具有U型剖面;同样的,在第二沟槽516内形成第二金属层324之前,也可先去除原先生成的高介电常数层505,然后再在第二沟槽516的表面上形成高介电常数的栅极介电层,再依序形成N型功函数金属层322以及金属层326等结构,位于第二沟槽516的高介电常数的栅极介电层会和N型功函数金属层322一样具有U型剖面。此外,若是采用先形成高介电常数的栅极介电层(high-K last)工艺,在牺牲栅极之前所形成的介电层不限于高介电常数材料,而可以是例如SiO2等材料。
请参考图11至图19,所绘示为本发明制作具有金属栅极方法的第三实施例的步骤示意图。第三实施例的前半段步骤与第二实施例的图1至图2相同,可参考前文说明,在此不加以赘述。而为了能够清楚描述本发明的实施方式,相同的元件将以相同的元件符号表示。如图11所示,在基底300上全面形成掩模层312以及选择性的辅助层314。于本发明优选实施例中,掩模层312优选为氮化钛(TiN)层,而辅助层314优选为氧化硅(SiO2)层。辅助层314可提供后续图案化的光致抗蚀剂层316优选的附着力。于实施例中,掩模层312的厚度大体上为50至150埃(angstrom),优选为100埃,而辅助层314的厚度大体上为0至50埃,优选为20埃,但不以上述为限。接着,在基底300上形成第一图案化光致抗蚀剂层316,其覆盖至少第二有源区域500。
如图12所示,利用第一图案化光致抗蚀剂层316为掩模,以移除未被第一图案化光致抗蚀剂层316覆盖的掩模层312、辅助层314以及第一牺牲栅极406,并在第一导电型晶体管402中形成第一沟槽416,其中第一沟槽416会蚀刻至第一蚀刻停止层407。第二导电型晶体管502的第二牺牲栅极506由于被掩模层312覆盖,因此并不会被移除。接着对第一蚀刻停止层407进行氧处理,氧处理包括回火步骤、等离子体处理步骤或化学溶液处理步骤。同样地,此第一蚀刻停止层407的氧处理亦可在其一开始全面性沉积形成时就进行氧处理。回火步骤例如是通入含O2的气体在约摄氏300度至500度的环境下进行,优选为100%的O2气体在摄氏400度的环境下进行。等离子体处理步骤例如是使用含O2的等离子体气体。而化学溶液处理步骤则例如是使用含NH4OH、H2O2以及H2O的溶液,例如是SC1溶液。然后于基底300上全面形成P型功函数金属层318,P型功函数金属层318会沿着第一沟槽416的表面形成,但并不完全填满第一沟槽416。于本实施例中,P型功函数金属层318为满足P型晶体管所需功函数要求的金属,例如是镍(Ni)、钯(Pd)、铂(Pt)、铍(Be)、铱(Ir)、碲(Te)、铼(Re)、钌(Ru)、铑(Rh)、钨(W)、钼(Mo);钨、钌、钼、钽(Ta)、钛(Ti)的氮化物;钨、钽、钛的碳化物;或者TiAlN、TaAlN等,但不以上述为限。然后,对此P型功函数金属层318进行氧处理,氧处理包括回火步骤、等离子体处理步骤或化学溶液处理步骤。回火步骤例如是通入含O2的气体在约摄氏300度至500度的环境下进行,优选为100%的O2气体在摄氏400度的环境下进行,并持续进行1~5分钟,优选为2分钟。等离子体处理步骤例如是使用含O2的等离子体。而化学溶液处理步骤则例如是使用含NH4OH、H2O2以及H2O的溶液,例如是SC1溶液。
而于本发明另一实施例中,亦可将第一蚀刻停止层407去除,请参考图13,所绘示为本发明制作金属栅极的方法的另一实施例的示意图。如图13所示,以氧处理的方式例如以SC1溶液将第一蚀刻停止层407去除,再形成P型功函数金属层318。于另一实施例中,第一蚀刻停止层407亦可以其他方式去除。在此实施例中,由于第一蚀刻停止层407被去除,P型功函数金属层318可直接接触第一高介电常数层405,因此可以得到优选的元件效果。
接着如图14所示,在基底300上全面形成有机层320。有机层320会至少填入于第一沟槽416中。有机层320例如是旋涂式玻璃层(spin-on glass,SOG)、抗反射底层(bottom anti-reflective coating,BARC layer)或光致抗蚀剂层等。接着如图15所示,利用图案化或回蚀刻工艺,以将第一沟槽416以外的有机层320去除。如图16所示,再进行蚀刻工艺以移除第一沟槽416中部分的P型功函数金属层318以及部分的有机层320,使得存留在第一沟槽416中的P型功函数金属层318形成剖面具有U型结构的金属层,且此U型结构的金属层的最高部分会低于第一沟槽416的开口处,也就是说,第一沟槽406位于开口处,并没有覆盖P型功函数金属。然后如图17所示,移除位于第一沟槽416中的有机层320。于本发明优选实施例中,移除有机层320的方法可包括氧处理,例如是使用含O2/H2/N2的等离子体气体,其中O2的浓度大体上小于10%。移除有机层320后,可选择性的延长氧处理的时间,以继续对P型功函数金属层318进行氧处理。
如图18所示,进行另一蚀刻步骤,以移除第二牺牲栅极506,而在第二导电型晶体管502中形成了第二沟槽516。接着,在基底300上全面形成N型功函数金属层322。N型功函数金属层322会沿第二沟槽516的表面以及第一沟槽416中P型功函数金属层318的表面形成,但并不完全填满第二沟槽516以及第一沟槽416。于本发明优选实施例中,N型功函数金属层322为满足N型晶体管所需功函数要求的金属,例如是铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)或铝化铪(HfAl),但不以上述为限。然后,在基底300上全面形成低电阻的金属层326。金属层326会形成于N型功函数金属层322上,并填满第二沟槽516以及第一沟槽416。于本发明优选实施例中,金属层326包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)或钛与氮化钛(Ti/TiN)等复合金属材料,但不以此为限。
最后,如图19所示,进行平坦化工艺以同时移除第一沟槽416以及第二沟槽516以外的P型功函数金属层318、N型功函数金属层322以及金属层326。如此一来,位于第一沟槽416内的P型功函数金属318、N型功函数金属322以及金属层326会形成第一导电型晶体管402(P型晶体管)中的第一金属栅极418,且其功函数大致上介于4.8eV与5.2eV之间;而位于第二沟槽518内的N型功函数金属层322以及金属层326会形成第二导电型晶体管502(N型晶体管)中的第二金属栅极518,且其功函数大致上介于3.9eV与4.3eV之间。于本发明另一实施例中,可调整P型功函数金属层318以及N型功函数金属层322的厚度,使其发挥优选的功函数功能。由于本实施例在形成TiN的第一蚀刻停止层407、第二蚀刻停止层507以及TiN的P型功函数金属层318后可选择性的前述两者择一进行或择二进行氧处理,可使得第一金属栅极418以及第二金属栅极518具有优选的功函数表现。此外,由于本实施例移除了第一沟槽416中位于开口处附近的P型功函数金属层318,因此后续填入N型功函数金属层322以及金属层326时可具有优选的填洞能力。
在完成了第一金属栅极418以及第二金属栅极518之后,后续还可进行接触插拴(contact plug)的制作,例如形成具有应力的接触插拴。或者,在接触插拴形成前,还可以先完全移除内层介电层306以及接触洞蚀刻停止层308,接着于基底300上再次形成至少另一接触洞蚀刻停止层(图未示),并且通过施加紫外线或者热能的步骤,以使新的接触洞蚀刻停止层产生应力,以分别提升第一导电型晶体管402与第二导电型晶体管502的效能。接着再次形成另一内层介电层(图未示),并于其中形成接触插拴,此接触插拴亦可具有适当的应力。
值得注意的是,前述实施方式是先形成高介电常数的栅极介电层为例(即high-K first工艺),而本领域一般技术人员应当了解,本发明亦可在形成金属栅极之前才形成高介电常数的栅极介电层(即high-K last工艺),例如在第一沟槽内416形成P型功函数金属层318之前,可先去除原先生成的高介电常数层405,然后再于第一沟槽416的表面上形成高介电常数的栅极介电层,然后再依序形成P型功函数金属层318以及金属层326等结构。此位于第一沟槽416内的高介电常数的栅极介电层会和P型功函数金属层318一样具有U型剖面;同样的,在第二沟槽516内形成第二金属层324之前,也可先去除原先生成的高介电常数层505,然后再于第二沟槽516的表面上形成高介电常数的栅极介电层,再依序形成N型功函数金属层322以及金属层326等结构,位于第二沟槽516的高介电常数的栅极介电层会和N型功函数金属层322一样具有U型剖面。此外,若是采用先形成高介电常数的栅极介电层(high-K last)工艺,在牺牲栅极之前所形成的介电层不限于高介电常数材料,而可以是例如SiO2等材料。。
综上而言,本发明提出了一种金属栅极以及形成金属栅极的方法。已知由于多层堆叠的金属栅极往往会使得功函数效果不佳,而通过本发明所提出的氧处理步骤,可改善金属栅极的功函数,而得到优选的元件效能。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的等同变化与修饰,皆应属本发明的涵盖范围。

Claims (30)

1.一种制作具有金属栅极的半导体元件的方法,包括:
提供基底;
于该基底上形成栅极介电层;
于该栅极介电层上形成具有功函数金属层的多层堆叠结构,并于该多层堆结构的至少一层进行氧处理;以及
于该多层堆叠结构上形成导电层。
2.如权利要求1所述的制作具有金属栅极的半导体元件的方法,其中该栅极介电层的介电常数大于4,且该栅极介电层包括氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧、铝酸镧、氧化钽、氧化锆、硅酸锆氧化合物、锆酸铪、氧化镱、氧化硅镱、铝酸锆、铝酸铪、氮化铝、氧化钛,氮氧化锆、氮氧化铪、氮氧硅锆,氮氧硅铪、锶铋钽氧化物、锆钛酸铅或钛酸钡锶。
3.如权利要求1所述的制作具有金属栅极的半导体元件的方法,其中该导电层为多晶硅层或金属层。
4.如权利要求3所述的制作具有金属栅极的半导体元件的方法,还包括于该基底上形成多晶硅层,并于该多晶硅层中形成栅极沟槽,且于该栅极沟槽中填入该金属层。
5.如权利要求4所述的制作具有金属栅极的半导体元件的方法,其中该栅极介电层形成于该栅极沟槽的底部。
6.如权利要求4所述的制作具有金属栅极的半导体元件的方法,其中该栅极介电层形成于该栅极沟槽中并具有U型剖面。
7.如权利要求1所述的制作具有金属栅极的半导体元件的方法,其中该晶体管包括P型晶体管或N型晶体管。
8.如权利要求1所述的制作具有金属栅极的半导体元件的方法,其中该多层堆叠结构包括至少两层的金属层或金属氮化物层。
9.如权利要求8所述的制作具有金属栅极的半导体元件的方法,其中该多层堆叠结构包括阻障层、蚀刻停止层或功函数金属层。
10.如权利要求9所述的制作具有金属栅极的半导体元件的方法,其中该蚀刻停止层包括TiN,该阻障层包括TaN,该功函数金属层包括TiN。
11.如权利要求9所述的制作具有金属栅极的半导体元件的方法,其中该功函数金属层包括多层金属层,且该功函数金属层选自TiAl、TaC、WC、TiN、TiC、TaN或TiAlN其中之一或上述组合。
12.如权利要求1所述的制作具有金属栅极的半导体元件的方法,其中该氧处理包括回火步骤、等离子体处理步骤或化学溶液处理步骤。
13.如权利要求12所述的制作具有金属栅极的半导体元件的方法,其中该等离子体处理步骤包括使用含O2的等离子体。
14.如权利要求12所述的制作具有金属栅极的半导体元件的方法,其中该化学溶液处理步骤包括使用含NH4OH、H2O2以及H2O的溶液。
15.如权利要求1所述的制作具有金属栅极的半导体元件的方法,还包括于该基底上形成栅极凹槽,其中该栅极介电层于该栅极凹槽中形成,且该多层堆叠结构形成于该栅极凹槽中的该栅极介电层上。
16.如权利要求15所述的制作具有金属栅极的半导体元件的方法,其中该栅极介电层形成于该栅极凹槽的底部。
17.如权利要求15所述的制作具有金属栅极的半导体元件的方法,其中该导电层及/或该栅极介电层形成于该栅极凹槽中。
18.如权利要求15所述的制作具有金属栅极的半导体元件的方法,其中该导电层及/或该栅极介电层具有U型剖面。
19.如权利要求15所述的制作具有金属栅极的半导体元件的方法,其中该导电层及/或该栅极介电层露出部分上部的栅极凹槽侧壁。
20.如权利要求15所述的制作具有金属栅极的半导体元件的方法,其中先形成该栅极凹槽,再形成该栅极介电层。
21.如权利要求20所述的制作具有金属栅极的半导体元件的方法,还包括:
于该基底上形成填充层于该栅极凹槽;
移除该多层堆叠结构的其中一层的上部,使得该多层堆结构的该层形成U型剖面结构;以及
完全移除位于该栅极凹槽内的该填充层。
22.如权利要求21所述的制作具有金属栅极的半导体元件的方法,其中完全移除位于该栅极凹槽内的该填充层时,一并进行该氧化处理。
23.如权利要求22所述的制作具有金属栅极的半导体元件的方法,其中该氧化处理包括使用包括O2、H2以及N2的等离子体,其中O2的重量百分比小于10%。
24.如权利要求15所述的制作具有金属栅极的半导体元件的方法,其中先形成该栅极介电层,再形成该栅极凹槽。
25.一种具有金属栅极的半导体元件,包括:
基底;
栅极介电层,设置于该基底上;以及
多层堆叠结构,设置于该栅极介电层上,其中该多层堆叠结构的至少其中一层为功函数金属层,且该多层堆叠结构中,靠近该栅极介电层的一侧的氧原子浓度小于远离该栅极介电层的一侧的氧原子浓度。
26.如权利要求25所述的具有金属栅极的半导体元件,还包括金属层,该金属层设置于该多层堆叠结构上,其中该多层堆叠结构与该金属层共同作为该半导体元件的金属栅极。
27.如权利要求25所述的具有金属栅极的半导体元件,其中该多层堆叠结构包括至少两层的金属层或金属氮化物层。
28.如权利要求25所述的具有金属栅极的半导体元件,其中该多层堆叠结构包括阻障层、蚀刻停止层或功函数金属层。
29.如权利要求28所述的具有金属栅极的半导体元件,其中该蚀刻停止层包括TiN,该阻障层包括TaN,该功函数金属层包括TiN。
30.如权利要求25所述的具有金属栅极的半导体元件,其中该栅极介电层的介电常数大于4,且该栅极介电层包括氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧、铝酸镧、氧化钽、氧化锆、硅酸锆氧化合物、锆酸铪、氧化镱、氧化硅镱、铝酸锆、铝酸铪、氮化铝、氧化钛,氮氧化锆、氮氧化铪、氮氧硅锆,氮氧硅铪、锶铋钽氧化物、锆钛酸铅或钛酸钡锶。
CN201110094323.8A 2011-04-15 2011-04-15 具有金属栅极的半导体元件与其制造方法 Active CN102737971B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110094323.8A CN102737971B (zh) 2011-04-15 2011-04-15 具有金属栅极的半导体元件与其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110094323.8A CN102737971B (zh) 2011-04-15 2011-04-15 具有金属栅极的半导体元件与其制造方法

Publications (2)

Publication Number Publication Date
CN102737971A true CN102737971A (zh) 2012-10-17
CN102737971B CN102737971B (zh) 2016-08-17

Family

ID=46993241

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110094323.8A Active CN102737971B (zh) 2011-04-15 2011-04-15 具有金属栅极的半导体元件与其制造方法

Country Status (1)

Country Link
CN (1) CN102737971B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794479A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103904028A (zh) * 2013-11-14 2014-07-02 唐棕 一种半导体结构及其制造方法
CN105047613A (zh) * 2015-06-30 2015-11-11 上海华力微电子有限公司 金属栅极形成方法
CN105552116A (zh) * 2014-10-30 2016-05-04 联华电子股份有限公司 金属栅极结构与其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070138559A1 (en) * 2005-12-16 2007-06-21 Intel Corporation Replacement gates to enhance transistor strain
CN101677087A (zh) * 2008-09-12 2010-03-24 台湾积体电路制造股份有限公司 半导体元件的制法
US20100127336A1 (en) * 2008-11-21 2010-05-27 Texas Instruments Incorporated Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070138559A1 (en) * 2005-12-16 2007-06-21 Intel Corporation Replacement gates to enhance transistor strain
CN101677087A (zh) * 2008-09-12 2010-03-24 台湾积体电路制造股份有限公司 半导体元件的制法
US20100127336A1 (en) * 2008-11-21 2010-05-27 Texas Instruments Incorporated Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794479A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103794479B (zh) * 2012-10-29 2016-08-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103904028A (zh) * 2013-11-14 2014-07-02 唐棕 一种半导体结构及其制造方法
CN105552116A (zh) * 2014-10-30 2016-05-04 联华电子股份有限公司 金属栅极结构与其形成方法
CN105047613A (zh) * 2015-06-30 2015-11-11 上海华力微电子有限公司 金属栅极形成方法

Also Published As

Publication number Publication date
CN102737971B (zh) 2016-08-17

Similar Documents

Publication Publication Date Title
US9018086B2 (en) Semiconductor device having a metal gate and fabricating method thereof
CN105514105B (zh) 集成电路与其形成方法
US9384962B2 (en) Oxygen treatment of replacement work-function metals in CMOS transistor gates
US9219140B2 (en) Metal oxide semiconductor transistor and manufacturing method thereof
US9721840B2 (en) Method of forming complementary metal oxide semiconductor device with work function layer
CN106684041B (zh) 半导体元件及其制作方法
US8546212B2 (en) Semiconductor device and fabricating method thereof
US8642457B2 (en) Method of fabricating semiconductor device
US8802524B2 (en) Method of manufacturing semiconductor device having metal gates
US8574990B2 (en) Method of manufacturing semiconductor device having metal gate
US20130062701A1 (en) Semiconductor device and manufacturing method thereof
US9230864B1 (en) Method of forming a semiconductor device having a metal gate
CN106920839B (zh) 半导体元件及其制作方法
US20210296466A1 (en) Semiconductor device and method for fabricating the same
CN102956460A (zh) 具有金属栅极的半导体元件的制作方法
CN102737971A (zh) 具有金属栅极的半导体元件与其制造方法
US9281201B2 (en) Method of manufacturing semiconductor device having metal gate
CN102738083B (zh) 具有金属栅极的半导体元件的制作方法
TWI591730B (zh) 半導體元件與製作方法
TWI552209B (zh) 形成半導體元件的方法
US10734496B2 (en) Semiconductor device and method for fabricating the same
CN102683282B (zh) 具有金属栅极的半导体元件的制作方法
CN102683282A (zh) 具有金属栅极的半导体元件的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant