KR101728141B1 - 에피택시얼 블로킹막을 이용하는 반도체 장치의 제조 방법 - Google Patents

에피택시얼 블로킹막을 이용하는 반도체 장치의 제조 방법 Download PDF

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Abstract

에피택시얼 블로킹막을 이용한 반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은, PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역이 정의된 기판을 제공하고, 상기 PMOS 트랜지스터 영역에 제1 게이트 구조물을, 상기 NMOS 트랜지스터 영역에 제2 게이트 구조물을 형성하고, 질소가 포함된 가스 분위기에서 플라즈마를 이용하여, 상기 PMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제1 에피택시얼 블로킹막을, 상기 NMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제2 에피택시얼 블로킹막을 형성하고, 상기 제2 에피택시얼 블로킹막을 제거하고, 상기 NMOS 트랜지스터 영역의 소오스/드레인 영역 상에 제1 에피택시얼층을 형성하는 것을 포함한다.

Description

에피택시얼 블로킹막을 이용하는 반도체 장치의 제조 방법{Method for fabricating a semiconductor device using blocking layers}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 구체적으로 에피택시얼 블로킹막을 이용하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 퍼포먼스를 향상시키기 위해, 소오스 및 드레인의 형성방법으로 선택적인 에피택시 성장(selective epitaxy growth: SEG) 방법을 이용하여 엘리베이트 된 소오스 및 드레인(elevated source/drain)을 형성시키는 반도체 장치 제조 방법이 적용되고 있다.
그런데, PMOS 영역과 NMOS 영역을 동시에 포함하는 반도체 장치에서, PMOS 영역과 NMOS 영역에 각각 다른 종류의 에피택시얼층을 형성하기 위해 한 영역에 에피택시얼층을 형성하는 동안 다른 영역에는 영향이 없도록 에피택시얼 블로킹막(epitaxial blocking layer)를 형성할 수 있다.
본 발명이 해결하려는 과제는, 에피택시얼 블로킹막에 의해 에피택시얼 성장 면적이 제한되지 않는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역이 정의된 기판을 제공하고, 상기 PMOS 트랜지스터 영역에 제1 게이트 구조물을, 상기 NMOS 트랜지스터 영역에 제2 게이트 구조물을 형성하고, 질소가 포함된 가스 분위기에서 플라즈마를 이용하여, 상기 PMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제1 에피택시얼 블로킹막을, 상기 NMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제2 에피택시얼 블로킹막을 형성하고, 상기 제2 에피택시얼 블로킹막을 제거하고, 상기 NMOS 트랜지스터 영역의 소오스/드레인 영역 상에 제1 에피택시얼층을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은, PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역이 정의된 기판을 제공하고, 상기 PMOS 트랜지스터 영역에 제1 게이트 구조물을, 상기 NMOS 트랜지스터 영역에 제2 게이트 구조물을 형성하고, 질소가 포함된 가스 분위기에서 플라즈마 표면 처리를 실시하여, 상기 PMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제1 에피택시얼 블로킹막을, 상기 NMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제2 에피택시얼 블로킹막을 형성하고, 상기 제1 에피택시얼 블로킹막을 제거하고, 상기 PMOS 트랜지스터 영역의 소오스/드레인 영역 상에 제1 에피택시얼층을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 9은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 10은 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 폴리 실리콘 게이트 전극을 형성하는 반도체 장치를 이용하여 설명할 것이다. 그러나, 본 발명이 메탈 게이트 전극을 형성하는 반도체 장치에 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
이하, 도 1 내지 도 9을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
먼저, 도 1을 참조하여, 활성 영역을 정의하는 소자 분리영역(5, 6), PMOS 트랜지스터 영역(100) 및 NMOS 트랜지스터 영역(200)을 포함하는 반도체 기판(2)을 형성할 수 있다. 또한, PMOS 트랜지스터 영역(100)과 NMOS 트랜지스터 영역(200)에 각각 제1 및 제2 게이트 구조물(110, 210)을 형성할 수 있다.
반도체 기판(2)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다. 또한, 소자 분리영역(5, 6)은 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 방법을 이용하여 형성할 수 있지만, 이에 제한되는 것은 아니다.
게이트 구조물(110, 210)을 형성하는 것은 기판(2) 상에 게이트 절연막 패턴(117, 217), 게이트 전극(115, 215), 게이트 마스크 패턴(113, 213) 및 게이트 스페이서(111, 211)를 형성하는 것을 포함할 수 있다. 구체적으로, 게이트 절연막층, 게이트 전극층, 및 게이트 마스크층을 기판(2)상에 형성하고, 이를 패터닝하여 게이트 절연막 패턴(117, 217), 게이트 전극(115, 215), 및 게이트 마스크 패턴(113, 213)을 형성할 수 있다. 이어서, 기판(2) 상에 게이트 스페이서층을 형성하고, 이를 이방성 식각하여 게이트 절연막 패턴(117, 217), 게이트 전극(115, 215), 및 게이트 마스크 패턴(113, 213)의 양 측벽에 게이트 스페이서(111, 211)를 형성할 수 있다. 다만, 이는 하나의 예시에 불과할 뿐, 당업자에 의해 다양한 방법으로 변경될 수 있음은 물론이다.
게이트 절연막 패턴(117, 217)은 예컨대, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 하프늄 산화막 (HfOx), 알루미늄 산화막(AlxOy), 티타늄 산화막(TiOx) 및 탄탈륨 산화막(TaOx) 등의 물질일 수 있다. 게이트 절연막 패턴(117, 217)은 예를 들어, 열산화(thermal oxidation), 원자층 증착(atomic layer deposition: ALD), 화학 기상 증착(Chemical Vapor Deposition: CVD) 또는 스퍼터링(sputtering) 등의 방법으로 증착될 수 있다.
게이트 전극(115, 215)은 게이트 절연막 패턴(117, 217) 상에 형성되며, 도전 물질로 이루어질 수 있다. 예컨대, n형 또는 p형 불순물이 도핑된 폴리실리콘, 텅스텐 또는 몰리브덴 등의 금속, 금속 실리사이드, 도전성 금속 질화물을 포함하는 단일막 또는 이들의 적층막일 수 있다.
게이트 스페이서(111, 211)는 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연성 물질로 형성할 수 있으며, 그 두께는 반도체 집적 회로의 특성에 따라 다양하게 변화될 수 있다. 또한, 게이트 스페이서(111, 211)는 다수의 겹으로 이루어질 수도 있다.
게이트 마스크 패턴(113, 213)은 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연성 물질로 형성할 수 있으며, 이에 제한되지 않는다.
이어서, 도 2를 참조하여 PMOS 트랜지스터 영역(100)과 NMOS 트랜지스터 영역(200)에 각각 제1 및 제2 에피택시얼 블로킹막(121, 221)을 형성할 수 있다. 에피택시얼 블로킹막(121, 221)은 질소가 포함된 가스 분위기에서 플라즈마를 이용하여, Si를 포함하는 기판(2)의 표면을 질화(nitridation)시켜서 형성할 수 있다.
구체적으로, 플라즈마를 이용한 표면 처리는 에피택시얼 성장을 위한 챔버에서 인-시투(In-situ)로 실시할 수 있다. 플라즈마 발생은 고주파 전원이나 초고주파 전원을 사용하고, RF 파워는 10W내지 10kW의 범위로 인가할 수 있다. 챔버의 압력으로는 0.1mTorr 내지 20Torr의 범위를 유지하고, 반도체 기판(2)의 온도는 100 내지 700℃의 범위로 유지할 수 있다. 질소 플라즈마를 발생시키기 위한 반응 가스로는 3 내지 500sccm의 NH3 가스나 1 내지 40000sccm의 N2 가스를 이용하며, 이들의 혼합 가스를 사용할 수도 있다. 분위기 가스로는 Ar, Ne 또는 He 등과 같은 불활성 가스를 0 내지 30000sccm의 단일 가스 또는 혼합 가스로 하여 반응 가스와 함께 챔버 내부로 공급할 수 있다. 다만, 질소가 포함된 가스는 상기의 NH3 가스, N2 가스 또는 이들의 혼합 가스로 제한되는 것은 아니며, N0, N02 , N20 등의 가스가 이용될 수 있다.
기판(2)의 표면을 질화 시키기 위한 열처리와 관련하여, 질소를 포함한 가스를 열처리하는 질소 어닐(anneal) 또는 급속 열적 질화(RTN) 공정을 이용할 수 있으며, DPN(Decoupled Plasma Nitridation) 장비에 N2를 주입시켜 N2 분위기에서 열처리할 수 있다. 상기의 질소 어닐, RTN, DPN은 당업자에게 잘 알려져 있으므로 이에 대한 설명은 생략한다.
상기의 공정에서, 기판(2)을 질화 처리하는 동안 다음 화학식 1의 반응이 일어난다.
XSi ＋ YN2 ⇒ SiXN2Y ...(화학식 1)
화학식 1의 반응과 같이, 반도체 기판(2)의 표면의 Si와 질소가 반응하여 Si가 질화되며, 결과적으로 SiN막이 형성된다.
기판의 표면에 SiN막이 형성되어 있는 경우에는, 후술될 SEG 공정을 진행하더라도 SiN막으로 덮여있는 영역에서 에피택시얼층이 성장하지 않는다. 그러므로, SiN막은 에피택시얼층의 성장을 억제하는 에피택시얼 블로킹막으로 이용될 수 있다.
그러나, PMOS 트랜지스터 영역(100)과 NMOS 트랜지스터 영역(200)의 전 영역에 SiN막이 형성되는 것은 아니다. 질소 플라즈마는 그 자체로 표면에 증착되지 못하며, 반응물과 반응하여 질화물 상태로 증착될 수 있다. 게이트 전극(115, 215)의 외부를 둘러싸는 게이트 스페이서(111, 211) 및 게이트 마스크 패턴(113, 213)은 예컨대 SiN으로 형성될 수 있기 때문에, 질소 플라즈마를 이용하여도 질소와 반응하지 않는다. 그러므로, 게이트 스페이서(111, 211) 및 게이트 마스크 패턴(113, 213) 상에 SiN막이 추가로 형성되지 않는다. 그러므로, PMOS 트랜지스터 영역(100)과 NMOS 트랜지스터 영역(200)에 위치하는 게이트 전극(115, 215)의 양측 기판(2) 상에만 SiN막으로 구성되는 에피텍셜 블로킹막(121, 221)이 형성된다.
SiN막으로 된 에피택시얼 블로킹막이 게이트 스페이서(111, 211) 상에도 형성된다면, 게이트 스페이서(111, 211)와 게이트 스페이서(111, 211) 사이의 영역에 에피택시얼 성장시킬 때 게이트 스페이서(111, 211) 상에 형성된 에피택시얼 블로킹막의 두께만큼 에피택시얼 성장에 제약을 받을 수 있다. 그러나, 상기와 같이 질소가 포함된 가스 분위기에서 플라즈마를 이용하여 질화를 진행하는 경우, 에피택시얼 블로킹막(121, 221)이 게이트 스페이서(111, 211) 상에는 형성되지 않기 때문에, 게이트 스페이서(111, 211)와 게이트 스페이서(111, 211) 사이의 영역이 에피택시얼 블로킹막(121, 221)에 의하여 잠식당하지 않을 수 있다. 즉, 이후의 공정에서, 게이트 전극(115, 215)의 양측 기판(2) 상의 에피택시얼 블로킹막(121, 221)을 에칭을 하여 제거한다면, 게이트 스페이서(111, 211)와 게이트 스페이서(111, 211) 사이의 영역을 그대로 활용할 수 있다. 이와 같은 스페이서(111, 211)와 게이트 스페이서(111, 211) 사이의 오픈 면적의 증가를 통해서, 후속 공정으로 실리사이드층을 형성하고, 메탈 콘택을 형성할 때, 보다 넓은 면적을 확보할 수 있다. 또한, 오픈 면적이 넓어짐에 따라, 갭 필(gap-fill) 능력이 개선되고, 저항이 줄어들 수 있으며, 층간 절연막(InterLayer Dielectric: ILD)의 갭 필 마진(gap-fill margin)이 개선될 수 있다.
에피택시얼 블로킹막(121, 221)의 SiN막의 두께는 10Å 내지 200Å의 범위에서 형성될 수 있다. 다만, 효과적으로 에피택시얼 성장을 억제하기 위해서 SiN막의 두께는 50Å 이상일 수 있다. HDP(High Density Plasma) 방식을 이용하여, 50Å 이상의 SiN막을 형성할 수 있다. HDP 방식은 선택비 및 CD(critical demension)의 로스(loss)없이 공정을 진행하기 위해 플라즈마 덴스티(density) 및 이온 에너지 및 방향성을 각각 독립적으로 제어할 수 있는 방식을 말한다. 더욱, 구체적으로 ICP(Inductive Coupled Plasam) 방식으로 플라즈마가 생성될 수 있다. ICP 방식의 플라즈마는 반응 가스가 가열되어 반응 가스를 이루는 원자나 분자는 서로 격렬한 충돌이 일어나 원자를 구성하고 있던 전자가 튕겨져 나오면서 양이온과 전자 그리고 라디칼이 혼재된 플라즈마를 의미한다. HDP 방식, ICP 방식에 대하여는 당업자에게 잘 알려져 있으므로 이에 대한 자세한 설명은 생략한다. 다만, SiN막을 형성하기 위해 질소를 증착시키려면 고온에서 장시간 공정이 진행되는 것이 일반적이지만, HDP 방식을 이용하는 경우 상대적으로 짧은 시간동안 저온에서 공정을 진행할 수 있기 때문에, 전체적인 열적 부하(thermal budget)가 감소할 수 있다.
도 10을 참조하여 에피택시얼 블로킹막(123, 223)을 두껍게 형성할 필요가 있는 경우, 질소가 포함된 가스 분위기에서 플라즈마를 이용하여 질화를 하는 것과 동시에 실리콘 소오스를 분사할 수 있다. 추가로 분사되는 실리콘 소오스와 질소가 반응하여 SiN막이 상대적으로 두껍게 형성될 수 있기 때문에, 두꺼운 에피택시얼 블로킹막(123, 223)을 얻을 수 있다. 다만, 실리콘 소오스를 동시에 분사하는 경우, 게이트 스페이서(111, 211) 및 게이트 마스크 패턴(113, 213) 상에도 SiN막이 형성될 수 있다. 그러나, 게이트 스페이서(111, 211) 및 게이트 마스크 패턴(113, 213) 상에 형성되는 SiN막의 두께는 소오스/드레인 영역 상에 형성되는 SiN막의 두께에 비해 얇을 수 있다. 소오스/드레인 영역은 기판(2) 상의 게이트 구조물(110, 210)의 양측면에 위치한 영역을 지칭하며, 소오스 및 드레인이 형성되는 영역이다. 게이트 스페이서(111, 211) 및 게이트 마스크 패턴(113, 213) 상에 형성되는 SiN막과 소오스/드레인 영역 상에 형성되는 SiN막의 증착 비율은 1/5 이하일 수 있다. 또한, 실리콘 소오스를 동시에 분사하는 경우, HDP 방식을 이용할 수 있다. 상기와 같이, 실리콘 소오스를 사용하는 경우, 게이트 스페이서(111, 211) 상에도 SiN막이 형성되지만, 소오스/드레인 영역 상의 SiN막의 두께에 비하여 게이트 스페이서(111, 211) 상에는 상대적으로 얇은 SiN막이 형성되기 때문에, 게이트 스페이서(111, 211) 상에 형성되는 에피택시얼 블로킹막(123, 223)은 에피택시얼층의 성장 영역을 크게 제약하지 않는다.
이어서, 도 3을 참조하여 PMOS 트랜지스터 영역(100)의 제1 에피택시얼 블로킹막(121)을 제거할 수 있다.
구체적으로, NMOS 트랜지스터 영역(200)에 포토레지스트 패턴(미도시)을 도포한 후, HF/오존수를 이용한 웨트 에칭(wet etching)법이나 선택적 반응 이온 식각(Reactive Ion Etching: RIE)법 등의 이방성 에칭을 하여 PMOS 트랜지스터 영역(100)의 제1 에피택시얼 블로킹막(121)을 선택적으로 에칭할 수 있다.
이어서, 도 4를 참조하여 PMOS 트랜지스터 영역(100)에 트렌치(130)를 형성할 수 있다.
게이트 스페이서(111, 211), 게이트 마스크 패턴(113, 213) 및 NMOS 트랜지스터 영역(200)의 제2 에피택시얼 블로킹막(221)을 마스크로 이용하여 반도체 기판(2)을 에칭하여, PMOS 트랜지스터 영역(100)의 소오스/드레인 영역에 트렌치(130)를 형성할 수 있다. 웨트 에칭법 또는 RIE법을 이용하여, 기판(2)을 에칭할 수 있다. NMOS 트랜지스터 영역(200)은 제2 게이트 스페이서(211), 제2 게이트 마스크 패턴(213) 및 제2 에피택시얼 블로킹막(221)이 형성되어 있기 때문에 에칭의 영향을 거의 받지 않을 수 있다. 다만, 트렌치의 형성 방법은 상기의 방법에 제한되지 않고, 필요에 따라서, NMOS 트랜지스터 영역(200)에 포토레지스트 패턴(미도시)를 도포한 뒤, 에칭을 진행할 수 있다. 또한, 트렌치(130)의 형상은 도 4에 도시한 것과 같이, 사다리꼴의 형상에 한정되지 않으며, 예컨대 육각형의 형상을 가질 수 있다.
이어서, 도 5를 참조하여 PMOS 트랜지스터 영역(100)의 트렌치(130)를 채우도록 SiGe 에피택시얼층(131)을 형성할 수 있다.
소오스 가스(source gas)를 이용하여 소오스/드레인용 트렌치(130)를 매립하는 SiGe 에피택시얼층(131)을 형성할 수 있다. 구체적으로, SiGe 에피택시얼층(131)을 형성하는 것은 실리콘 소오스 가스를 포함하는 소오스 가스로, 예를 들어 SEG 공정을 진행하는 것을 포함할 수 있다. 이 때, 선택적 에피택시얼 성장은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 감압 화학 기상 증착(Reduced Pressure Chemical Vapor Deposition: RPCVD) 공정, 고진공 화학 기상 증착(Ultra High Vacuum Chemical Vapor Deposition: UHVCVD) 공정 등에 의해 진행할 수 있으나, 이에 한정되는 것은 아니다.
소오스 가스는 실리콘 소오스 가스를 포함할 수 있으며, 실리콘 소오스 가스는 예를 들어 디클로로실란 가스(dichlorosilane, SiCl2H2) 및 실란 가스(Silane, SiH4) 중 어느 하나일 수 있으나, 이에 한정되지 않는다. 소오스 가스는 게르마늄 소오스 가스, 예를 들어 GeH4, Ge2H6, 또는 GeCl 등의 GeHxCly를 포함할 수 있다. 이 때, 게르마늄 소오스 가스의 게르마늄 함량을 조절하여 SiGe 에피택시얼층(131)의 게르마늄 농도를 다양하게 변화시킬 수 있다. SiGe 에피택시얼층(131)의 게르마늄 농도는 예를 들어, 5 내지 50 %일 수 있으나, 이에 한정되지 않음은 물론이다.
도면에서 도시하지는 않았으나, 불순물의 도핑은 선택적 에피택시얼 성장 시에 인시츄(in-situ)로 진행할 수 있으며, 선택적 에피택시얼 성장을 진행한 후에 별도의 공정으로 불순물 도핑을 진행할 수도 있다. 그러므로, 소오스 가스의 분사와 더불어 p형 불순물을 주입할 수 있다.
구체적으로, SEG 공정이란, Si 결정층이나 절연막상에 비선택적으로 결정을 성장시킨 가스와, 성장 속도가 늦은 절연막상의 결정을 제거하기 위한 에칭 가스를 동시에 이용하고 처리를 행하는 공정이다. 에칭 가스로는 HCl 가스 등을 이용한다. SEG 공정에 있어서는, 반도체 기판(2)의 표면상에 성장하는 결정은 성장 속도가 빠르기 때문에, 에칭에 의하여 제거되는 양보다도 성장하는 양이 많으므로 결과적으로 결정이 성장한다. 그러나, 소자 분리영역(5, 6), 게이트 스페이서(111, 211) 및 게이트 마스크 패턴(113, 213)의 표면에 성장한 결정은 소량이고, 성장되는 양보다 에칭에 의하여 제거되는 양이 많기 때문에 결과적으로 결정이 성장하지 않는다. 그러므로, SiGe 에피택시얼층(131)을 트렌치(130) 내에 선택적으로 형성할 수 있다.
SiGe 에피택시얼층(131)은 도 5과 같이, 트렌치(130)를 채우고 반도체 기판(2)의 표면 상부까지 연장되어 형성될 수 있다. 다만, 이에 한정되지 않고, 반도체 기판(2)의 표면과 일치하는 높이까지 형성될 수 있으며, 필요에 따라 트렌치(130)를 형성하지 않고 반도체 기판(2)의 표면에 SiGe 에피택시얼층을 형성할 수도 있다. 또한, SiGe 에피택시얼층의 형상은 도 5에 도시한 것과 같이, 사다리꼴의 형상에 한정되지 않으며, 예컨대 육각형의 형상을 가질 수 있다.
이어서, 도 6를 참조하여 PMOS 트랜지스터 영역(100)에 제1 에피택시얼 블로킹막(141)을 형성할 수 있다. 제1 에피택시얼 블로킹막(121)은 질소가 포함된 가스 분위기에서 플라즈마를 이용하여, Si를 포함하는 SiGe 에피택시얼층(131)의 표면을 질화시켜서 형성할 수 있다. 구체적인 설명은 도 2에 대한 설명과 동일하기 때문에 생략한다.
이어서, 도 7을 참조하여 NMOS 트랜지스터 영역(200)의 제2 에피택시얼 블로킹막(221)을 제거할 수 있다.
구체적으로, PMOS 트랜지스터 영역(100)에 포토레지스트 패턴(미도시)을 도포한 후, HF/오존수를 이용한 웨트 에칭(wet etching)법이나 선택적 반응 이온 식각(RIE, Reactive Ion Etching)법 등의 이방성 에칭을 하여 NMOS 트랜지스터 영역(200)의 제2 에피택시얼 블로킹막(221)을 선택적으로 에칭할 수 있다.
이어서, 도 8을 참조하여 NMOS 트랜지스터 영역(200)의 소오스/드레인 영역 상부에 SiC 에피택시얼층(231)을 형성할 수 있다.
NMOS 트랜지스터 영역(200)의 소오스/드레인 영역의 상부에 SiC 결정 등의 Si가 함유된 결정을 성장시켜 SiC 에피택시얼층(231)을 형성한다. 이 때, Si가 함유된 결정을 성장시키면서 동시에 Si가 함유된 결정에 N형 불순물을 주입 (In-situ doping)할 수 있다. N헝 불순물의 주입에 In-situ doping법을 이용하면, 이온 주입법을 이용하여 N형 불순물을 주입하는 경우와 다르게, 스파이크(spike) RTA(Rapid Thermal Annealing)등의 고온 열처리에 의하여 주입한 N형 불순물의 활성화를 유도하지 않아도 되기 때문에, SiC 에피택시얼층(231)의 열적부하를 감소 시킬 수 있다. 그러나, 이에 제한되지 않고, SiC 에피택시얼층(231)을 형성하고, N형 불순물을 주입할 수도 있다.
에피택시얼층으로 SiC 결정을 이용하는 경우, SEG 공정 등에 의하여 700~900℃의 온도 조건하에서 SiC 결정을 에피택시얼 성장 시킨다. SEG 공정에 있어서는, 반도체 기판(2)의 표면상에 성장하는 결정은 성장 속도가 빠르기 때문에, 에칭에 의하여 제거되는 양보다도 성장하는 양이 많으므로 결과적으로 결정이 성장한다. 그러나, 소자 분리영역(5, 6), 게이트 스페이서(111, 211) 및 게이트 마스크 패턴(113, 213)의 표면에 성장한 결정은 소량이고, 성장되는 양보다 에칭에 의하여 제거되는 양이 많기 때문에 결과적으로 결정이 성장하지 않는다. 그러므로, SiC 에피택시얼층(231)을 NMOS 트랜지스터 영역(200)의 소오스/드레인 영역의 상부에 선택적으로 형성할 수 있다.
이어서, HF/오존수를 이용한 웨트 에칭법이나 선택적 RIE법 등의 이방성 에칭을 하여 PMOS 트랜지스터 영역(100)의 제1 에피택시얼 블로킹막(141)을 에칭할 수 있다.
이어서, 도 9를 참조하여 p형 불순물 영역(151)과 n형 불순물 영역(251)을 형성할 수 있다.
PMOS 트랜지스터 영역(100)을 마스크(미도시)로 차단하고, NMOS 트랜지스터 영역(200)을 이온 주입 마스크로 하여 n형 불순물, 예를 들어 비소(As)를 주입하여, NMOS 트랜지스터 영역(200)에 n형 불순물 영역(251)을 형성할 수 있다. 그리고, NMOS 트랜지스터 영역(200)을 마스크(미도시)로 차단하고, PMOS 트랜지스터 영역(100)을 이온 주입 마스크로 하여 p형 불순물, 예를 들어 붕소(B)를 주입하여, PMOS 트랜지스터 영역(100)에 p형 불순물 영역(151)을 형성할 수 있다. 불순물의 주입과 에피택시얼 성장을 별도로 진행한 도 9와는 다르게, 전술한 바와 같이 p형 불순물과 n형 불순물은 에피택시얼 성장 시에 인시츄(in-situ)로 진행할 수 있다.
또한, 도 9를 참조하여 SiGe 및 SiC 에피택실얼층(131, 231) 위에 각각 제1 및 제2 실리사이드막(153, 253)을 형성할 수 있다.
구체적으로 반도체 기판(2) 상에 금속층을 형성하고, 예를 들어 열처리 반응 공정을 진행하여 실리사이드막(153, 253)을 형성할 수 있다. 이 때, 금속층을 형성하는 것은 스퍼터링(sputtering) 공정을 이용하여 금속층을 반도체 기판(2) 전면에 형성할 수 있다. 또는 경우에 따라서, 무전해 도금 방법을 이용하여 예를 들어, 에피택시얼층(131, 231) 및 게이트 구조물(110, 210)의 표면에 선택적으로 형성할 수도 있다. 이어서, 열처리 반응 공정을 진행하여 실리사이드막(153, 253)을 형성할 수 있다. 실리사이드막을 형성하는 방법 및 반응하지 않은 금속층을 제거하는 방법은 당업자에게 잘 알려져 있으므로 이에 대한 설명은 생략한다.
본 명세서에서는 PMOS의 SiGe 에피택시얼층(131)부터 형성하는 실시예를 설명하였으나, 이에 제한되지 않고, NMOS의 SiC 에피택시얼층(231)부터 형성하는 것도 가능할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
2: 기판 5, 6: 소자 분리영역
100: PMOS 트랜지스터 영역 110: 제1 게이트 구조물
111: 제1 게이트 스페이서 113: 제1 게이트 마스크 패턴
115: 제1 게이트 전극 117: 제1 게이트 절연막 패턴
121, 123, 141: 제1 에피택시얼 블로킹막
130: 트렌치 131: SiGe 에피택시얼층
151: p형 불순물 영역 153: 제1 실리사이드막
200: NMOS 트랜지스터 영역 210: 제2 게이트 구조물
211: 제2 게이트 스페이서 213: 제2 게이트 마스크 패턴
215: 제2 게이트 전극 217: 제2 게이트 절연막 패턴
221, 223: 제2 에피택시얼 블로킹막
231: SiC 에피택시얼층 251: n형 불순물 영역
253: 제2 실리사이드막

Claims (10)

  1. PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역이 정의된 기판을 제공하고,
    상기 PMOS 트랜지스터 영역에 제1 게이트 구조물을, 상기 NMOS 트랜지스터 영역에 제2 게이트 구조물을, 상기 기판의 상면 상에 형성하고,
    질소가 포함된 가스 분위기에서 플라즈마를 이용하여 상기 제1 및 제2 게이트 구조물의 형성으로 인해 노출된 상기 기판의 상기 상면을 제1 질화(nitridation)시켜, 상기 PMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제1 에피택시얼 블로킹막을, 상기 NMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제2 에피택시얼 블로킹막을 형성하고,
    상기 제1 에피택시얼 블로킹막을 제거하고,
    상기 PMOS 트랜지스터 영역의 소오스/드레인 영역 상에 제1 에피택시얼층을 형성하고,
    질소가 포함된 가스 분위기에서 플라즈마를 이용하여 상기 제1 및 제2 게이트 구조물에 의해 노출된 상기 제1 에피택시얼층의 상면을 제2 질화시켜, 상기 PMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제3 에피택시얼 블로킹막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 에피택시얼 블로킹막을 각각 상기 제1 및 제2 게이트 구조물 상에는 비위치하도록 형성하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1 게이트 구조물은 제1 게이트 전극, 상기 제1 게이트 전극 상에 형성된 제1 게이트 마스크 패턴 및 상기 제1 게이트 전극의 양측벽에 형성된 제1 게이트 스페이서를 포함하고, 상기 제2 게이트 구조물은 제2 게이트 전극, 상기 제2 게이트 전극 상에 형성된 제2 게이트 마스크 패턴 및 상기 제2 게이트 전극의 양측벽에 형성된 제2 게이트 스페이서를 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 에피택시얼 블로킹막을 형성하기 전에,
    상기 PMOS 트랜지스터 영역 내의 소오스/드레인 영역에 트렌치를 형성하고,
    상기 트렌치를 채우도록 제2 에피택시얼층을 형성하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 에피택시얼층은 SiC를 포함하고, 상기 제2 에피택시얼층은 SiGe를 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 질소가 포함된 가스는 N2, NH3, N0, N02 , N2O 및 이들 중 둘 이상의 혼합물 중 어느 하나를 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1 및 제2 에피택시얼 블로킹막은 HDP 방식을 이용하여 형성되는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 실리콘 소오스를 제공하면서 상기 질소가 포함된 가스 분위기에서 플라즈마를 이용하여 상기 제1 및 제2 에피택시얼 블로킹막을 형성하는 반도체 장치의 제조 방법.
  9. PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역이 정의된 기판을 제공하고,
    상기 PMOS 트랜지스터 영역에 제1 게이트 구조물을, 상기 NMOS 트랜지스터 영역에 제2 게이트 구조물을, 상기 기판의 상면 상에 형성하고,
    질소가 포함된 가스 분위기에서 플라즈마를 이용하여 상기 기판의 상기 상면을 제1 질화(nitridation)시켜, 상기 PMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제1 SiN(Silicon Nitride) 에피택시얼 블로킹막을, 상기 NMOS 트랜지스터 영역 내의 소오스/드레인 영역에 제2 SiN 에피택시얼 블로킹막을 형성하고,
    상기 제1 SiN 에피택시얼 블로킹막을 제거하고,
    적어도 하나의 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여, 상기 PMOS 트랜지스터 영역의 소오스/드레인 영역 상에 제1 SiGe(Silicon Germanium) 에피택시얼층을 형성하고,
    질소가 포함된 가스 분위기에서 플라즈마를 이용하여 상기 제1 및 제2 게이트 구조물에 의해 노출된 상기 제1 SiGe 에피택시얼층의 상면을 제2 질화시켜, 제3 SiN 에피택시얼 블로킹막을 형성하고,
    상기 제2 SiN 에피택시얼 블로킹막을 제거하고,
    상기 적어도 하나의 선택적 에피택시얼 성장 공정을 이용하여, 상기 NMOS 트랜지스터 영역의 소오스/드레인 영역 상에 제2 SiGe 에피택시얼층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1 및 제2 SiN 에피택시얼 블로킹막을 각각 상기 제1 및 제2 게이트 구조물 상에는 비위치하도록 형성하는 반도체 장치의 제조 방법.
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