JP2007501518A - 非対称の側壁スペーサの形成方法 - Google Patents

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Abstract

集積回路半導体デバイスの製造プロセスに統合可能な非対称スペーサの形成方法が提供される。この方法は、基板上にゲート構造（１５）を形成するステップと、ゲート構造および基板の上に側壁層（１０）を形成するステップとを含み、側壁層は、ゲート構造の第１の側壁の上に第１の部分を含む。第１の部分に隣接して、フォトレジスト構造（１１）が形成され、イオンビームにさらされる。フォトレジスト構造は、第１の部分の少なくとも一部をイオンビームから遮蔽するように働く。照射中、ウェハは、イオンビーム（１３、１７）の経路と、第１の側壁の表面との間に、非直交傾斜角が存在するように配向される。遮蔽されていない側壁部分への放射ダメージにより、その後に続くエッチングがより高速に進むため、非対称スペーサの形成が可能である。

Description

本発明は、一般的に、半導体製造プロセスに関し、さらに詳しく言えば、半導体製造プロセスにおいてスペーサを形成する方法に関する。
半導体デバイス製造中のさまざまな機能に対して、非対称のスペーサが使用される。例えば、ゲート構造付近にあるソースまたはドレインエリアの本質的に異なるドーピング要求に対して、異なるオフセットが要求されれば、このオフセットを達成するために、非対称のスペーサが利用される場合が多い。非対称のスペーサを形成するために広く用いられている技術として、非常に多くのフォトレジストマスキングおよびエッチングプロセスで所望のオフセットを生じるために、多数のゲート構造側壁の絶縁層および多数の注入が利用される。この技術は、多大な時間を要し、多数のマスキングおよびエッチングステップは、それに応じて、製造コストを増加させてしまう。
したがって、これらの問題を解消する方法は有用である。
簡潔かつ明瞭に示すために、図面に示す要素が必ずしも一定の比率で描かれたものではないことを認識されたい。例えば、要素のいくつかの寸法は、明確に示すための他の要素に対して誇張して描かれている。本発明の他の利点、特徴、および特質とともに、構造の関連する要素の方法、動作、および機能、および部品の組み合わせおよび製造の経済は、本願明細書の一部をなす添付の図面を参照しながら、以下の記載および特許請求の範囲を考慮することで明らかになり、同様の参照番号は、さまざまな図面において対応する部品を表す。
本発明により、集積回路半導体デバイスの製造プロセスでの集積化に適した非対称のスペーサ形成方法とともに、本願明細書において開示され教示により作製された装置が提供される。この方法は、半導体基板上にゲート構造を形成するステップと、ゲート構造および基板の上にある側壁層を形成するステップとを含み、側壁層は、ゲート構造の第１の側壁の上にある第１の部分を含む。次いで、第１の部分に隣接してフォトレジスト構造が形成され、イオンビームにさらされる。フォトレジスト構造は、側壁の第１の部分の少なくとも一部をイオンビームから遮蔽するように働く。イオンビーム照射中、ウェハは、イオンビームの経路と第１の側壁の表面との間に非直交傾斜角が存在するように配向される。１つの実施形態において、この方法により、遮蔽されていない側壁部分への放射ダメージにより、その後のエッチングがより高速で進むため、非対称のスペーサを形成することができる。別の実施形態において、非対称のスペーサを作製するために、放射硬化を使用することができる。開示される方法により、ソース／ドレインのエクステンションオフセットの非対称スペーサを作製するために、従来のプロセスより時間が節約される。
図１から図８は、本発明の実施形態による半導体デバイス製造プロセスステップの断面図を示す。図１に示す製造段階において、基板１２上に、ゲート構造１５および側壁層１０が形成されている。ゲート構造１５は、ゲート酸化物層などのさまざまな層および／またはコンポーネントを含み得る。半導体基板１２は、単結晶シリコン基板であり得る。他の形態として、基板１２はまた、ガリウムヒ素基板、シリコン・オン・インシュレータ基板、シリコン・オン・サファイア基板などであり得る。ゲート構造１５は、一般的に、用途および／またはプロセスによって変動し得る幅を有する多結晶またはアモルファスシリコンである。側壁層１０は、ＳｉＯ２などのシリコン酸化物、シリコン窒化物などの窒化物層、またはＳｉＯＮを含み得る積層膜を含んでいてもよく、例えば、ＰＥＣＶＤ、ＬＰＣＶＤなどの当業者に公知の堆積技術によって形成されてもよい。側壁層１０の厚さは、典型的に、８０〜２５０オングストロームの範囲であるが、プロセス技術に応じて変動してもよい。製造プロセス中の後の時点で、側壁層１０の部分が、ソース／ドレイン（Ｓ／Ｄ）エクステンション注入中、ゲート構造１５の側壁スペーサとして働く。
図２は、フォトレジスト構造１１であってもよいイオンビームブロック構造１１を形成した後の図１の半導体デバイスの部分１００の断面図を示す。フォトレジスト構造１１の配置は、どのゲート構造が非対称の側壁を要求しているかが決定されたとき、すなわち、どのデバイスがイオン衝撃から遮蔽されるべきかが決定されたとき、デザイン段階中（製造前）に決定され、フォトレジスト構造１１などのフォトレジスト構造の配置は、それに応じて計画される。例えば、対称の側壁が望ましければ、「遮蔽用の」フォトレジスト構造が、図５に示すように、ゲート構造１５の両側に配置されてもよい。他の形態として、従来の処理の場合のように、完全にゲート構造１５の上にあるフォトレジストマスク（図示せず）を適用することによって、対称の側壁を作製することもできる。ゲート構造１５の両側を遮蔽しないことによって、対称の薄い側壁を得るというオプションもある。必要に応じて、従来技術と本発明の方法を組み合わせて利用してもよい。
フォトレジスト構造１１の堆積および現像後、部分１００は、図２のイオンビーム１３および１７によって照射にさらされる。照射中、側壁層１０の側壁部分３が、イオンビームの経路１３と側壁部分３の表面、またはイオンビーム１７と側壁部分７との間に非直交傾斜角をもたせるように配向される。１つの実施形態において、非直交傾斜角は、イオンビームの経路１３および１７と、側壁部分３または側壁部分７の表面とによって形成された入射角を有し、その角度は、７度〜４５度の範囲である。非直交傾斜角の選択は、側壁層（積層膜１０）の厚さ、およびゲート構造１５の高さとともに、フォトレジスト構造１１の高さに基づく。イオンビーム１３およびイオンビーム１７による照射は、典型的に、特定の時間に同じイオンビーム機器を用いて発生し、例えば、イオンビーム１３は、同じイオンビームであり、部分１００の配向／傾斜角が、イオンビーム照射および／または注入中に変化するだけであるため、イオンビーム１７と同一の特質を有することに留意されたい。
放出されるイオンビーム１３、１７のドーズは、１０１２〜１０１５ｃｍ−２の範囲のものである。１つの実施形態において、イオンビーム１３、１７は、原子番号が９より大きい元素の種、例えば、ゲルマニウム（Ｇｅ）またはシリコン（Ｓｉ）を含む。
図２に示すように、フォトレジスト構造１１は、イオンビーム１３からの遮蔽を側壁部分３に与えるのに対して、側壁部分７と対向する側壁である側壁部分７は、イオンビーム１７からの対応する遮蔽構造をもたず、したがって、「最大強度」のイオンビーム１７にさらされる。これにより、側壁部分７に対する放射ダメージの影響が生じる。この放射ダメージは、側壁部分７の特質を変えてしまい、イオン衝撃の後のエッチングプロセス中に、側壁部分７は、図３に示すように、遮蔽された側壁部分３より速い速度でエッチングされる。
図３は、フォトレジスト剥離およびソース／ドレインエクステンション形成の後に続く図２の半導体デバイスの部分１００の断面を示す。典型的に、側壁２７および２３を形成するために使用されるエッチングプロセスは、１００ワットより大きい出力で反応性イオンエッチングプロセスを用い、エンドポイント技術を用いた、ＣＦ４／ＣＨＦ３／Ａｒの異方性ドライエッチング化学作用である。
上述したように、側壁部分７への前述した放射ダメージにより、結果的に得られるスペーサ２７の厚さは、フォトレジスト構造１１によって保護されたスペーサ２３より薄くなる。すなわち、その結果は、非対称の側壁スペーサ２７および２３である。厚みのあるスペーサ２７の厚さは、典型的に、２０〜２００オングストロームの範囲であり、薄いスペーサ２３の厚さは、６０〜２００オングストロームの範囲である。側壁スペーサ２３および２７を作製した後、部分１００は、ソースドレインエクステンション領域２４および２６を作製するソース／ドレインエクステンション注入を受ける準備が整う。
スペーサ２７とスペーサ２３との厚さの差により、ソース側のエクステンション領域２４は、ドレイン側のエクステンション領域２６より広くゲート構造１５の下にあるか、またはより近くにある。このように、ドレイン側のエクステンション領域２６は、ソース側のエクステンション領域２４ほど多く、ゲートに重なり合わない。ソース側のエクステンションが、ゲートと十分に重なり合わなければ、ソース側のチャネル障壁制御が低下し、デバイス性能に悪影響を及ぼすことになる。本発明により、このような望ましくない状況の発生を回避する利点が得られる。さらに、本発明により、ソース側およびドレイン側のスペーサの厚さの最適化を切り離すことができるようになる。サブミクロンのトランジスタアーキテクチャに対して、入力（ゲート）と出力（ドレイン）端子との間の「ミラー」要領を低減させるために、ゲートとドレインの重なり合いは低い方が望ましい。しかしながら、最もよくトランジスタを駆動するためには、ゲートとソースとが十分に重なり合っていることが要求される。現在使用されている対称スペーサは、ドレインとソースの重なり合いの選択が、より低い「ミラー」容量およびより高いトランジスタ駆動のトレードオフ／最適化に基づいた１つの決定でなければならないという点で制限されている。本発明により、これらのパラメータを独立して実現化／最適化することができるようになる。
この方法により、図４に示すように、スペーサの非対称性の位置に関する柔軟性が得られる。図４は、フォトレジスト構造および非直交イオンビームの露光が実行され、フォトレジスト剥離およびエッチングが行われた半導体デバイスの部分２００の断面図を示す。図４に示す例において、図示した構造を作製するために、図１〜図３のフォトレジスト構造１１のものとは異なる位置に、フォトレジスト構造３１が形成された。したがって、図４において、厚みのあるスペーサ３７は、図３に示すものと反対にある。剥離およびエッチングがすでに行われているため、フォトレジスト構造３１は、フォトレジスト構造３１がイオンビーム照射中に配置されていた場所を示すために、図４において破線の囲みとして示されている。すなわち、図３に示す実施形態と図４に示す実施形態との主要な相違は、フォトレジスト構造３１の位置である。
１つの実施形態において、この方法により、図５に示すように、対称スペーサとともに、非対称スペーサが形成される。図５は、本発明による製造段階中の半導体デバイスの部分３００の断面図を示す。図５において、対向する側壁４３および４７を有する第１のゲート構造４５と、対向する側壁５３および５７を有する第２のゲート構造とが、基板４２上に形成される。第１のゲート構造４５の対向する側壁４３および４７のそれぞれは、互いに平行であり、第２のゲート構造４６の対向する側壁５３および５７のそれぞれの場合も同様である。ゲート構造４５および４６の形成後、ゲート構造４５および４６と、それらに対応する側壁との上に、積層膜４０が形成される。
前述したように、フォトレジスト構造の配置は、どのゲート構造が非対称の側壁を要求するか、および対称の側壁を要求するのかが決定されたとき、デザイン計画段階中（製造前）に決定される。図５の例において、フォトレジストマスク４１およびフォトレジストマスク４９は、この計画に従って表示された位置に形成されたものである。フォトレジスト構造４１は、イオンビーム照射中に側壁部分４７を遮蔽するように働くのに対して、フォトレジスト構造４２は、イオンビーム５１および５５による照射中に側壁部分４３および５７を遮蔽するように働く。
対向する側壁部分４７、４３、および５７は、遮蔽されているため、照射中、イオンドーズにさらされない。イオンビーム５１、５５の経路と、ゲート構造４５および４６の実質的に水平方向の表面との間に非直交入射角が存在するように、照射中、ゲート構造４６および４５の、基板４２に対して実質的に水平方向の表面が配向される。そのように配向されている間、積層膜４０の側壁部分５３は遮蔽されず、したがって、より多くのイオンドーズにさらされ、放射ダメージを受ける。１つの実施形態において、非直交入射角は、７〜４５度の範囲のものであり、積層膜４０の厚さと、フォトレジスト構造４１および４９の垂直方向の寸法（高さ）とに基づく。前述したように、イオンビーム５１およびイオンビーム５５による照射は、典型的に、必ずしも同時ではないが、同じイオンビーム機器を用いて発生し、例えば、イオンビーム５１は、同じイオンビーム機器によって生成されるとき、イオンビーム５５と同一の特性を有することに留意されたい。部分３００の配向／傾斜角は、照射および／または注入中に変化する。必要であれば、あるデザインパラメータを満たすために、例えば、図７および図８の例において示されているように、本願明細書において教示されるようなマスクおよびエッチングステップを２つ以上採用することもできることに留意されたい。
典型的に、１０１２〜１０１５ｃｍ−２の範囲であるイオンドーズの放出後、フォトレジスト構造４１および４９は、剥離され、部分３００が、異方性エッチングプロセスにさらされる。放射ダメージを受けた側壁部分５３は、保護された側壁部分５７、および保護された側壁部分４７および４３より速い速度でエッチングされる。これにより、図６に示すように、ゲート構造４６上に非対称のスペーサ７３が形成される。ゲート構造４６のスペーサ７７は、スペーサ７３および７７より厚みがある。それに応じて、ゲート構造４５の側壁部分４３および４７が、フォトレジスト構造４９および４１によって保護されていたため、エッチング後、ゲート構造４５上には、対称の側壁６３および６７が存在する。
異方性エッチングプロセス後、ドーパントが注入されて、ゲート構造４６の側壁７３に隣接してソース側のエクステンションエリア６４を形成する。この注入は、ゲート構造４６の側壁７７に隣接して、さらには、ゲート構造４５の側壁６３および６７に隣接して、ドレインエクステンションエリア６６および６９を形成する。ゲート構造４６の側壁の非対称性質により、ソースエリア６４は、ドレインエリア６６より広くゲート構造４６の下にある。前述した実質的に非直交のイオンビーム露光中のフォトレジスト構造４９の配置により、ゲート構造４６および４５の間に共通のドレインが作製される。同様に、図７に示すように、ゲート間に、共通のソースエリアが作製され得る。
図７は、本発明の実施形態により製造された半導体デバイスの部分４００の断面図を示す。図７の例において示された製造段階において、複数のゲート構造８５、８６、および８７が、基板８２の上に形成された。複数のゲート構造８５〜８７の各々が、参照番号９１、９２、および９３で示す第１の方向に面し、参照番号９４、９５、および９６で示す第２の方向に面する対向する側面を有する。第１の方向および第２の方向は、ほぼ反対の方向である。複数のゲート構造８５〜８７およびそれぞれの対向する側壁９１〜９３および９４〜９６上に、スペーサ層８０が形成される。
スペーサ層８０の形成後、部分４００には、参照番号８１および８９などのさまざまなフォトレジスト構造が形成される。フォトレジスト構造８１および８９の配置は、前述したように、製造に取り組む前の計画段階において決定される。図７のフォトレジスト構造８１および８９の配置は、フォトレジスト構造の可能性のある配置場所の１つの例を表しているにすぎないことに留意されたい。デバイスの動作要求は、最終的に、フォトレジストマスクのデザイン、および、ひいては、配置場所を決定する。本発明の方法を利用する２つ以上のマスク、イオン照射およびエッチングステップが、いくつかのデバイスの動作要求を満たすために要求されることもある。
フォトレジスト構造８１および８９が形成されると、部分４００は、イオンドーズにさらされる。イオンドーズの適用開始前、部分４００は、イオンビーム５５５経路と複数のゲート構造８５〜８７との間に傾斜が存在するように調節される。形状的な考慮すべき点により、イオンビーム経路が、２つの方向成分を含む。例えば、イオンビーム５５５が、図７の実線の矢印５０１および５１０によって示された、第１の方向成分５０１、および第２の方向成分５１０を有する。図７の例において、フォトレジスト構造８１および８９の配置により、ゲート構造８６の側壁９５は、イオンビーム５５５から遮蔽されていないイオンドーズを受ける。イオンビーム５５５照射中、介在するフォトレジスト構造８１は、側壁９４を遮蔽し、フォトレジスト構造８９は、ゲート構造８７の側壁９６を遮蔽する。
図７に示す特定のデザインスキームの例において、ゲート構造の遮蔽されていない側壁、すなわち、参照番号９５の数は、ゲート構造の遮蔽された側壁、すなわち、参照番号９４および９６の数より少ない。本発明のさまざまな実施形態において、フォトレジスト構造８１および８９などのフォトレジスト構造の配置は、ゲート構造の側壁の非対称性または対称性を決定する１つの要因である。次に続くソース／ドレインエクステンションドーピングにより、フォトレジスト構造の配置のデザインレイアウトに応じて、共通のソースエクステンション、共通のドレインエクステンション、または別のソースおよびドレインエクステンションが得られる。
図８は、本発明の１つの実施形態により製造された半導体デバイスの部分４００の断面図を示す。図７の製造ステップの後に続く製造ステップで。図８において、レジストマスク８１が除去され、レジストマスク８８が追加されている。レジストマスク８９が残されたまま示されているが、典型的に、図７に示すすべてのレジストマスクが除去され、新しいマスクが追加されることに留意されたい。したがって、図８のマスク８９は、典型的に、図７のマスク８９と同じ場所を占める図８の異なるマスクである。追加のフォトレジストマスク構造８８は、複数のゲート構造８６および８７に隣接して形成されているが、フォトレジスト８１は除去されている。イオンビーム５５１の経路と複数のゲート構造８５〜８７との間に傾斜が存在するように、イオンドーズが部分４００の配向に従う。照射中、イオンビーム５５１の経路は、実線の矢印４０１および４１０によって示された２つの方向成分を含み、フォトレジスト８８および８９は、ゲート側壁９１および９２のそれぞれに遮蔽を与える。
図９は、フォトレジスト剥離および側壁層８０の異方性エッチング後の、図８の半導体デバイスの部分４００の断面図を示す。１０１２〜１０１５ｃｍ−２の範囲にあるイオンドーズ５５１および５５５の放出後、フォトレジスト構造８８および８９は剥離され、部分４００は、異方性エッチングプロセスにさらされる。放射ダメージをうけたゲート側壁９３（図７において保護されていない）および９５は、保護されたゲート構造側壁９１、９２、９４、および９６より速い速度でエッチングされる。これにより、図８に示すように、ゲート構造８５上に非対称のスペーサ１０４および１０１、ゲート構造８６上に非対称スペーサ１０５および１０２、およびゲート構造８７上に非対称スペーサ１０６および１０３が形成される。
異方性エッチングプロセス後、参照番号１６４、１６６、１６５、および１６９などのソースおよび／またはドレインエクステンションエリアを形成するために、ドーパントが注入される。ゲート構造８５および８６の側壁の非対称性質により、ソースエクステンションエリア１６５は、ドレインエクステンションエリア１６６がゲート構造８６の下にあるより広く、ゲート構造８６の下にある。前の実質的に非直交のイオンビーム露光中のフォトレジスト構造８９の配置により、ゲート構造８６および８７の間に、共通のドレインエクステンションエリア１６６が作製される。注入ドーパントは、ホウ素（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）、二フッ化ホウ素（Ｂｆ２）などの多数の材料を含み得る。
図７および図８に示すように、複数のゲート構造を含むウェハ上に、２つのマスクと、図９のデバイスの形成されることになるエッチングプロセスがある。しかしながら、図７〜図９の例と異なるマスク構造およびエッチングの配置および数をもたらす多数の他のデザインの可能性があり得る。１つは、特定の用途のデザイン要求に従って、追加のマスク、照射、およびエッチングステップを実行してもよい。
図１０は、本発明の１つの実施形態により製造された半導体デバイスの部分９００の断面図である。この簡易図は、明瞭に説明するために、部分９０のすべてを示しているわけではない。しかしながら、基板９１２内のソースおよび／またはドレインエクステンション領域９８５〜９８８、深いソースドレイン注入９０９を規定するために使用される第２のスペーサ９９１、および誘電体層９７９内の配線９７７が示されている。図９に示す例は、スペーサ９０１〜９０６および９９１が、それらの対応するゲート９５、９６、および９７に隣接した一に残されたままの状態を示しているが、他の実施形態において、不要であれば、後続する処理ステップでこれらのスペーサ９０１〜９０６を除去することもできる。図１０に、後続する深い注入プロセスステップにおいて作製されるソースおよびドレインエリアは図示されていない。
本発明の１つの実施形態において、ほぼ反対の方向に面する第１および第２の対向する側壁を各々が有する第１の複数のゲート構造が形成される。第１の側壁は、図７の参照番号９４、９５、および９６などの第１の方向に面するのに対して、第２の側壁は、図７の参照番号９１、９２、および９３などの第２の方向に面する。複数のゲート構造の上に、スペーサ層が形成され、任意の所望のフォトレジストマスク構造が選択的に形成される。スペーサ層に与えるために、イオンビームが使用される。照射前、第２の方向の方向成分を含むように、イオンビーム経路と複数のゲート構造との間に傾斜が調節される。第２の複数のゲート構造の第１の側壁は、第１のイオンドーズにさらされる。第２の複数のゲート構造は、第１の複数のゲート構造より少ない第１の複数のゲート構造のサブセットである。１つの実施形態において、第３の複数のゲート構造の第２の側壁は、第２のイオンドーズにさらされる。第３の複数のゲート構造は、第１の複数のゲート構造より少ない第１の複数のゲート構造のサブセットである。
さらなる実施形態において、第３の複数のゲート構造は、第２の複数のゲート構造と実質的に相互に相容れないものである。すなわち、実質的に相互に相容れないとは、第１の複数のゲートが、第２の複数のゲートとの共通の部材の５０パーセント未満を有するということを示す。別の実施形態において、実質的に相互に相容れないとは、第１の複数のゲートが、第２の複数のゲートと共通の部材の１０パーセント未満を有するということを示す。さらなる実施形態において、実質的に相互に相容れないとは、第１の複数のゲートが、第２の複数のゲートとの共通の部材の１パーセント未満を有するということを示す。
照射後、第１の側壁の上にあるスペーサ層の第１の部分が、第１の側にスペーサを形成するように異方性エッチングされ、第２の側壁の上にあるスペーサ層の第２の部分が、第２の側壁上にスペーサを形成するように異方性エッチングされる。次いで、第１の側壁に隣接したソースエクステンションエリアと、第２の側壁に隣接したドレインエクステンションエリアを形成するために、ドーパントが注入される。ソースエクステンションエリアは、例えば、図１０のエクステンションエリア９８７にあるように、ドレインエクステンションエリアより広くゲート構造の下にある。
新規性の特定のアイテムが、アイテム１〜２９によって示される。列挙したこれらのアイテムの他にも、追加の新規の要素が開示されることを認識されたい。
アイテム１。半導体基板上のゲート構造を形成するステップと、ゲート構造および半導体基板の上に側壁層を形成するステップと、側壁層が、ゲート構造の第１の側壁の上にある第１の部分を含み、第１の部分に隣接してフォトレジスト構造を形成するステップと、フォトレジスト構造をイオンビームにさらすステップとを含み、フォトレジスト構造が、イオンビームから第１の部分の少なくとも一部分を遮蔽する、方法。
アイテム２。フォトレジスト構造をイオンビームにさらすステップが、イオンビームの経路と第１の側壁の表面とによって形成された入射角を有する非直交傾斜角をさらに含む、アイテム２に記載の方法。
アイテム３。フォトレジスト構造をイオンビームにさらすステップが、イオンビームの経路と第１の側壁の表面とによって形成された入射角が７度〜４５度の範囲にある非直交傾斜角をさらに含む、アイテム２に記載の方法。
アイテム４。フォトレジスト構造をイオンビームにさらすステップが、側壁層の厚さとゲート構造の高さとに基づいて、非直交傾斜角を選択するステップをさらに含む、アイテム２に記載の方法。
アイテム５。フォトレジスト構造をイオンビームにさらすステップが、フォトレジスト構造の高さに基づいて、非直交傾斜角に基づいて、非直交傾斜角を選択するステップをさらに含む、アイテム４に記載の方法。
アイテム６。フォトレジスト構造をイオンビームにさらすステップが、１０１２〜１０１５ｃｍ−２の範囲にあるドーズを放出するイオンビームをさらに含む、アイテム１に記載の方法。
アイテム７。フォトレジスト構造をイオンビームにさらすステップが、イオンビームが原子番号が９より大きい元素の種を含むことをさらに含む、アイテム１に記載の方法。
アイテム８。フォトレジスト構造をイオンビームにさらすステップが、イオンが、シリコン、ゲルマニウム、およびネオンからなる群から選択された元素を含むことをさらに含む、アイテム７に記載の方法。
アイテム９。フォトレジスト構造をイオンビームにさらすステップが、イオンビームが、原子番号が９より小さい元素の種を含むことをさらに含む、アイテム１に記載の方法。
アイテム１０。側壁層を形成するステップが、窒化物を含む側壁層を含む、アイテム１に記載の方法。
アイテム１１。側壁層を形成するステップが、酸化物を含む側壁層を含む、アイテム１に記載の方法。
アイテム１２。第１の側にスペーサを形成するために、側壁層の第１の部分を異方性エッチングするステップと、第１の側にソースエクステンションエリアを形成し、第２の側にドレインエクステンションエリアを形成するために、ドーパントを注入するステップとをさらに含み、ソースエクステンションエリアが、ドレインエクステンションエリアより広くゲート構造の下にある、アイテム１に記載の方法。
アイテム１３。半導体デバイスの形成方法であって、第１の方向に面する第１の側と、第２の方向に面する第２の側とを有する第１のゲート構造を形成するステップと、第１の側と第２の側が互いに平行であり、第１の方向が、第２の方向と実質的に反対であり、第１のゲート構造の上に側壁層を形成するステップと、側壁層が、第１の側の上にある第１の側壁層部分と、第２の側の上にある第２の側壁層部分とを含み、第１の側壁層部分をイオンドーズにさらす一方で、第２の側壁層部分がイオンドーズにさらされないステップとを含む、方法。
アイテム１４。第１の方向に面する第１の側と、第２の方向に面する第２の側とを有する第２のゲート構造を形成するステップと、第２のゲート構造の上に側壁層を形成するステップと、側壁層が、第２のゲート構造の第１の側の上にある第３の側壁層部分と、第２のゲート構造の第２の側の上にある第４の側壁層部分とを含み、第１のゲートの第１の側が、イオンドーズにさらされるとき、第３の側壁層部分をイオンドーズから遮蔽するステップとを含む、アイテム１２に記載の方法。
アイテム１５。第１の側にスペーサを形成するために、第１の側の上にある第１の側壁層部分の第１の部分を異方性エッチングするステップと、第２の側にスペーサを形成するために、第２の側の上にある第２の側壁層部分の第２の部分を異方性エッチングするステップと、第１の側に隣接するソースエクステンションエリアと、第２の側に隣接するドレインエクステンションエリアとを形成するようにドーパントを注入するステップとをさらに含み、ソースエクステンションエリアが、ドレインエクステンションエリアより広くゲート構造の下にある、アイテム１２に記載の方法。
アイテム１６。第１の側に隣接してフォトレジスト構造を形成するステップをさらに含む、アイテム１２に記載の方法。
アイテム１７。第２の側に隣接してフォトレジスト構造を形成するステップをさらに含む、アイテム１２に記載の方法。
アイテム１８。イオンビームの経路と、ゲート構造の実質的に水平な表面との間に非直交入射角を形成するように、ゲート構造の実質的に水平な表面を配向するステップをさらに含む、アイテム１２に記載の方法。
アイテム１９。非直交入射角が、７度〜４５度の範囲のものである、アイテム１７に記載の方法。
アイテム２０。非直交入射角が、側壁層の厚さおよびフォトレジスト構造の垂直方向の寸法に基づく、アイテム１７に記載の方法。
アイテム２１。イオンドーズが、１０１２〜１０１５ｃｍ−２の範囲のものである、アイテム１２に記載の方法。
アイテム２２。第１の厚さを有する第１の側に隣接したスペーサと、第２の厚さを有する第２の側に隣接したスペーサとを形成するように、側壁層をエッチングするステップをさらに含む、アイテム１２に記載の方法。
アイテム２３。半導体デバイスの形成方法において、基板の上に第１の複数のゲート構造を形成するステップであって、前期第１の複数の構造の各々が、第１の方向に面する第１の側と、第２の方向に面する第２の側とを含み、第１の方向および第２の方向がほぼ反対の方向であるステップと、複数のゲートの上にスペーサ層を形成するステップと、第２の方向の方向成分を含むように、イオンビーム経路と複数のゲート構造との間の傾斜を調節するステップと、第２の複数のゲート構造の第１の側を第１のイオンドーズにさらすステップとを含み、第２の複数のゲート構造が、第１の複数のゲート構造より少ない第１の複数のゲート構造のサブセットである、方法。
アイテム２４。第３の複数のゲート構造の第２の側を第２のイオンドーズにさらすステップをさらに含み、第３の複数のゲート構造が、第１の複数のゲート構造より少ない第１の複数のゲート構造のサブセットである、アイテム２２に記載の方法。
アイテム２５。第３の複数のゲート構造が、第２の複数のゲート構造と実質的に相互に相容れないものであり、実質的に相互に相容れないとは、第１の複数のゲートが、第２の複数のゲートと共通する部材の５０パーセント未満を有するということを示す、アイテム２３に記載の方法。
アイテム２６。第３の複数のゲート構造が、第２の複数のゲート構造と実質的に相互に相容れないものであり、実質的に相互に相容れないとは、第１の複数のゲートが、第２の複数のゲートと共通する部材の１０パーセント未満を有するということを示す、アイテム２３に記載の方法。
アイテム２７。第３の複数のゲート構造が、第２の複数のゲート構造と実質的に相互に相容れないものであり、実質的に相互に相容れないとは、第１の複数のゲートが、第２の複数のゲートと共通する部材の１パーセント未満を有するということを示す、アイテム２３に記載の方法。
アイテム２８。第１の側にスペーサを形成するために、第１の側の上にあるスペーサ層の第１の部分を異方性エッチングするステップと、第２の側にスペーサを形成するために、第２の側の上にあるスペーサ層の第２の部分を異方性エッチングするステップと、第１の側に隣接したソースエクステンションエリアと、第２の側に隣接したドレインエクステンションエリアとを形成するために、ドーパントを注入するステップとをさらに含み、ソースエクステンションエリアが、ドレインエクステンションエリアより広くゲート構造の下にある、アイテム２２に記載の方法。
アイテム２９。半導体基板上にゲート構造を形成するステップと、ゲート構造および半導体基板の上に側壁層を形成するステップと、側壁層が、ゲート構造の第１の側壁の上にある第１の部分を含み、第１の部分に隣接してフォトレジスト構造を形成するステップと、フォトレジスト構造をイオンビームにさらすステップとを含み、フォトレジスト構造が、第１の部分の少なくとも一部をイオンビームから遮蔽する、方法。
本願明細書の方法および装置により、柔軟性のある実施例が得られる。ある特定の例を用いて本発明を記載してきたが、当業者であれば、本発明は、これらのいくつかの例に限定されないものであることは明らかであろう。例えば、本発明は、主に、ＣＭＯＳデバイスの非対称スペーサの形成に関して本願明細書に記載しているが、本発明は、デバイス製造中に非対称スペーサを作製するために、他のデバイス技術とともに採用され得る。さらに、エッチング速度を高めるために、側壁に衝撃を与える代わりに、エッチング速度を遅くするように側壁を硬化してもよいことを認識されたい。例えば、選択された側壁内に窒素が注入され得る。さらに、本願明細書に教示したような方法を採用するさいに使用するのに適するであろうさまざまなタイプの堆積およびエッチング技術およびデバイスが現在利用可能である。また、本発明の１つの実施形態が、その変形例とともに図示され、本願明細書において詳細に記載されているが、当業者であれば、本発明の教示を取り込んだ多数の他の変更された実施形態を用意に構築され得ることに留意されたい。さらに、特定の実施形態に関して、他の利点および問題の解決策について上述してきた。しかしながら、あらゆる利益、利点、または解決策を生じさせ、またはより明白になるようにしてもよい利益、利点、問題の解決策は、特許請求範囲の任意またはすべての不可欠で、必要で、または必須の特徴として解釈されるべきではない。したがって、本発明は、本願明細書に示す特定の形態に限定されることが意図されておらず、これに反して、本発明は、本発明の趣旨および範囲内に妥当に含まれ得るように、このような代替例、修正例、および均等物に及ぶものとして意図される。
本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。 本発明の少なくとも１つの実施形態による半導体デバイス製造プロセスステップの断面図。

Claims (10)

  1. 半導体デバイスの形成方法であって、
    第１の方向に面する第１の側と、第２の方向に面する第２の側とを有する第１のゲート構造を形成するステップと、前記第１の側と前記第２の側が互いに平行であり、前記第１の方向が、前記第２の方向と実質的に反対であり、
    前記第１のゲート構造の上に側壁層を形成するステップと、前記側壁層が、前記第１の側の上にある第１の側壁層部分と、前記第２の側の上にある第２の側壁層部分とを含み、
    前記第１の側壁層部分をイオンドーズにさらす一方で、前記第２の側壁層部分がイオンドーズにさらされないステップとを含む、方法。
  2. 前記第１の方向に面する第１の側と、前記第２の方向に面する第２の側とを有する第２のゲート構造を形成するステップと、
    前記第２のゲート構造の上に側壁層を形成するステップと、前記側壁層が、前記第２のゲート構造の前記第１の側の上にある第３の側壁層部分と、前記第２のゲート構造の前記第２の側の上にある第４の側壁層部分とを含み、
    前記第１のゲートの前記第１の側が、イオンドーズにさらされるとき、前記第３の側壁層部分をイオンドーズから遮蔽するステップとを含む、請求項１に記載の方法。
  3. 前記第１の側にスペーサを形成するために、前記第１の側の上にある前記第１の側壁層部分の第１の部分を異方性エッチングするステップと、
    前記第２の側にスペーサを形成するために、前記第２の側の上にある前記第２の側壁層部分の第２の部分を異方性エッチングするステップと、
    前記第１の側に隣接するソースエクステンションエリアと、前記第２の側に隣接するドレインエクステンションエリアとを形成するようにドーパントを注入するステップとをさらに含み、前記ソースエクステンションエリアが、前記ドレインエクステンションエリアより広くゲート構造の下にある、請求項１に記載の方法。
  4. 前記第１の側に隣接してフォトレジスト構造を形成するステップをさらに含む、請求項１に記載の方法。
  5. 前記第２の側に隣接してフォトレジスト構造を形成するステップをさらに含む、請求項１に記載の方法。
  6. イオンビームの経路と、前記ゲート構造の実質的に水平な表面との間に非直交入射角を形成するように、前記ゲート構造の実質的に水平な表面を配向するステップをさらに含む、請求項１に記載の方法。
  7. 前記非直交入射角が、７度〜４５度の範囲のものである、請求項５に記載の方法。
  8. 前記非直交入射角が、前記側壁層の厚さおよびフォトレジスト構造の垂直方向の寸法に基づく、請求項５に記載の方法。
  9. 前記イオンドーズが、１０１２〜１０１５ｃｍ−２の範囲のものである、請求項１に記載の方法。
  10. 第１の厚さを有する前記第１の側に隣接したスペーサと、第２の厚さを有する前記第２の側に隣接したスペーサとを形成するように、前記側壁層をエッチングするステップをさらに含む、請求項１に記載の方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008114392A1 (ja) * 2007-03-19 2008-09-25 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
WO2008120335A1 (ja) * 2007-03-28 2008-10-09 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
JP2012516556A (ja) * 2009-01-30 2012-07-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入
JP2012234941A (ja) * 2011-04-28 2012-11-29 Denso Corp 半導体装置の製造方法及び半導体装置

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4867171B2 (ja) * 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法
DE102005009023B4 (de) * 2005-02-28 2011-01-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen einer Gateelektrodenstruktur mit asymmetrischen Abstandselementen und Gateestruktur
JP5170490B2 (ja) * 2005-06-09 2013-03-27 セイコーエプソン株式会社 半導体装置
US7396713B2 (en) * 2005-10-07 2008-07-08 International Business Machines Corporation Structure and method for forming asymmetrical overlap capacitance in field effect transistors
US20070090406A1 (en) * 2005-10-26 2007-04-26 International Business Machines Corporation Structure and method for manufacturing high performance and low leakage field effect transistor
JP4812480B2 (ja) * 2006-03-22 2011-11-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US7892928B2 (en) * 2007-03-23 2011-02-22 International Business Machines Corporation Method of forming asymmetric spacers and methods of fabricating semiconductor device using asymmetric spacers
KR100950473B1 (ko) * 2007-12-28 2010-03-31 주식회사 하이닉스반도체 균일한 두께의 게이트스페이서막을 갖는 반도체소자의제조방법
KR101028085B1 (ko) * 2008-02-19 2011-04-08 엘지전자 주식회사 비대칭 웨이퍼의 식각방법, 비대칭 식각의 웨이퍼를포함하는 태양전지, 및 태양전지의 제조방법
US9016236B2 (en) 2008-08-04 2015-04-28 International Business Machines Corporation Method and apparatus for angular high density plasma chemical vapor deposition
DE102008049719A1 (de) * 2008-09-30 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Asymmetrische Transistorbauelemente, die durch asymmetrische Abstandshalter und eine geeignete Implantation hergestellt sind
JP5463811B2 (ja) 2009-09-09 2014-04-09 富士通セミコンダクター株式会社 半導体装置の製造方法
CN102610526A (zh) * 2012-03-23 2012-07-25 上海华力微电子有限公司 减小热载流子注入损伤的侧墙刻蚀方法
US8822320B2 (en) 2012-11-20 2014-09-02 International Business Machines Corporation Dense finFET SRAM
US8889022B2 (en) * 2013-03-01 2014-11-18 Globalfoundries Inc. Methods of forming asymmetric spacers on various structures on integrated circuit products
US20150021689A1 (en) 2013-07-18 2015-01-22 International Business Machines Corporation Asymmetrical replacement metal gate field effect transistor
US9613954B2 (en) 2014-07-08 2017-04-04 International Business Machines Corporation Selective removal of semiconductor fins
US9748364B2 (en) * 2015-04-21 2017-08-29 Varian Semiconductor Equipment Associates, Inc. Method for fabricating three dimensional device
US9543435B1 (en) 2015-10-20 2017-01-10 International Business Machines Corporation Asymmetric multi-gate finFET
US9659942B1 (en) 2015-11-24 2017-05-23 International Business Machines Corporation Selective epitaxy growth for semiconductor devices with fin field-effect transistors (FinFET)
US9773870B1 (en) 2016-06-28 2017-09-26 International Business Machines Corporation Strained semiconductor device
US10002762B2 (en) * 2016-09-09 2018-06-19 International Business Machines Corporation Multi-angled deposition and masking for custom spacer trim and selected spacer removal
US10229832B2 (en) * 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions
US10079290B2 (en) * 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures
KR102491093B1 (ko) 2017-08-21 2023-01-20 삼성전자주식회사 패턴 형성 방법
US11075268B2 (en) 2019-08-15 2021-07-27 Globalfoundries U.S. Inc. Transistors with separately-formed source and drain
US11362178B2 (en) 2019-11-07 2022-06-14 Globalfoundries U.S. Inc. Asymmetric source drain structures
US11239366B2 (en) 2020-01-30 2022-02-01 Globalfoundries U.S. Inc. Transistors with an asymmetrical source and drain

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60210876A (ja) * 1984-04-04 1985-10-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03273646A (ja) * 1990-03-22 1991-12-04 Nec Corp 絶縁ゲート型電界効果トランジスタの製造方法
JPH04186732A (ja) * 1990-11-21 1992-07-03 Hitachi Ltd 半導体装置及びその製造方法
JPH05136165A (ja) * 1991-11-11 1993-06-01 Fujitsu Ltd 半導体装置の製造方法
JPH07235675A (ja) * 1994-02-24 1995-09-05 Nec Corp 半導体装置の製造方法
US5985724A (en) * 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
US6255219B1 (en) * 1999-09-07 2001-07-03 Advanced Micro Devices, Inc. Method for fabricating high-performance submicron MOSFET with lateral asymmetric channel
US6372587B1 (en) * 2000-05-10 2002-04-16 Advanced Micro Devices, Inc. Angled halo implant tailoring using implant mask

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786307B2 (ja) * 1990-04-19 1998-08-13 三菱電機株式会社 電界効果トランジスタ及びその製造方法
US5639688A (en) * 1993-05-21 1997-06-17 Harris Corporation Method of making integrated circuit structure with narrow line widths
JP3514500B2 (ja) * 1994-01-28 2004-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
CN1157480A (zh) * 1995-08-30 1997-08-20 摩托罗拉公司 用栅电极易处置隔层形成单边缓变沟道半导体器件的方法
US5811338A (en) * 1996-08-09 1998-09-22 Micron Technology, Inc. Method of making an asymmetric transistor
US5759897A (en) * 1996-09-03 1998-06-02 Advanced Micro Devices, Inc. Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region
US5893739A (en) * 1996-10-01 1999-04-13 Advanced Micro Devices, Inc. Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer
US5789298A (en) * 1996-11-04 1998-08-04 Advanced Micro Devices, Inc. High performance mosfet structure having asymmetrical spacer formation and method of making the same
US5963809A (en) * 1997-06-26 1999-10-05 Advanced Micro Devices, Inc. Asymmetrical MOSFET with gate pattern after source/drain formation
US5851893A (en) * 1997-07-18 1998-12-22 Advanced Micro Devices, Inc. Method of making transistor having a gate dielectric which is substantially resistant to drain-side hot carrier injection
US6100159A (en) * 1997-11-06 2000-08-08 Advanced Micro Devices, Inc. Quasi soi device
US6146934A (en) * 1997-12-19 2000-11-14 Advanced Micro Devices, Inc. Semiconductor device with asymmetric PMOS source/drain implant and method of manufacture thereof
US6218251B1 (en) * 1998-11-06 2001-04-17 Advanced Micro Devices, Inc. Asymmetrical IGFET devices with spacers formed by HDP techniques
US6242329B1 (en) * 1999-02-03 2001-06-05 Advanced Micro Devices, Inc. Method for manufacturing asymmetric channel transistor
US6200863B1 (en) * 1999-03-24 2001-03-13 Advanced Micro Devices, Inc. Process for fabricating a semiconductor device having assymetric source-drain extension regions
US6218250B1 (en) * 1999-06-02 2001-04-17 Advanced Micro Devices, Inc. Method and apparatus for minimizing parasitic resistance of semiconductor devices
US6344396B1 (en) * 1999-09-24 2002-02-05 Advanced Micro Devices, Inc. Removable spacer technology using ion implantation for forming asymmetric MOS transistors
DE10011885C2 (de) * 2000-03-07 2002-10-24 Infineon Technologies Ag Verfahren zur Herstellung eines Feldeffekttransistors mit Seitenwandoxidation
US6566204B1 (en) * 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
DE10149028A1 (de) * 2001-10-05 2003-05-08 Infineon Technologies Ag Verfahren zum photolithographischen Festlegen eines freigelegten Substratbereichs
US6403425B1 (en) * 2001-11-27 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Dual gate oxide process with reduced thermal distribution of thin-gate channel implant profiles due to thick-gate oxide

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60210876A (ja) * 1984-04-04 1985-10-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH03273646A (ja) * 1990-03-22 1991-12-04 Nec Corp 絶縁ゲート型電界効果トランジスタの製造方法
JPH04186732A (ja) * 1990-11-21 1992-07-03 Hitachi Ltd 半導体装置及びその製造方法
JPH05136165A (ja) * 1991-11-11 1993-06-01 Fujitsu Ltd 半導体装置の製造方法
JPH07235675A (ja) * 1994-02-24 1995-09-05 Nec Corp 半導体装置の製造方法
US5985724A (en) * 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
US6255219B1 (en) * 1999-09-07 2001-07-03 Advanced Micro Devices, Inc. Method for fabricating high-performance submicron MOSFET with lateral asymmetric channel
US6372587B1 (en) * 2000-05-10 2002-04-16 Advanced Micro Devices, Inc. Angled halo implant tailoring using implant mask

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008114392A1 (ja) * 2007-03-19 2008-09-25 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US8143675B2 (en) 2007-03-19 2012-03-27 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing semiconductor device
US8329528B2 (en) 2007-03-19 2012-12-11 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing semiconductor device
JP5287708B2 (ja) * 2007-03-19 2013-09-11 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2008120335A1 (ja) * 2007-03-28 2008-10-09 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
JP5206668B2 (ja) * 2007-03-28 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2012516556A (ja) * 2009-01-30 2012-07-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入
JP2012234941A (ja) * 2011-04-28 2012-11-29 Denso Corp 半導体装置の製造方法及び半導体装置

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