JPH05136165A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、より微細化されたＭＯＳトランジス
タを含む半導体装置の製造方法に関し、簡単な方法によ
りイオン注入によるＳ／Ｄ領域層等の非対称性を改善し
てＭＯＳトランジスタの性能の向上を図ることができる
半導体装置の製造方法を提供することを目的とする。 【構成】ゲート電極10ａの形成された半導体基板８ａ
の、ゲート電極10ａの両側のＳ／Ｄ領域層を形成すべき
領域に、半導体基板８ａの表面に対して斜めの方向であ
ってゲート電極10ａの一方の側壁に対向する方向からイ
オン注入し、Ｓ／Ｄ領域層11ａ，11ｂを形成する工程
と、ゲート電極10ａを被覆して導電体膜12ａを形成した
後、導電体膜12ａを異方性エッチングしてＳ／Ｄ領域層
11ａ，11ｂと対向するゲート電極10ａの両側の側壁に導
電体膜12ｂ，12ｃを残存する工程と、ゲート電極10ａ及
びゲート電極10ａの側壁に残存する導電体膜12ｂ，12ｃ
を被覆して絶縁膜14ａを形成する工程とを含み構成す
る。

Description

【発明の詳細な説明】

【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図７） ・発明が解決しようとする課題（図８） ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図１，図２） （２）第２の実施例（図３，図４） （３）第３の実施例（図５，図６） ・発明の効果

【０００２】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、より微細化されたＭＯＳト
ランジスタを含む半導体装置の製造方法に関する。

【０００３】近年、半導体装置の高集積化に伴い、スケ
ーリング則に従って寸法が微細化されている。この場合
にも精度の良いプロセス制御が必要となる。

【０００４】

【従来の技術】図７（ａ）〜（ｃ）は、従来例のＭＯＳ
トランジスタを含む半導体装置の製造方法について説明
する図である。

【０００５】図７（ａ）において、１は半導体基板、３
は半導体基板１上のゲート絶縁膜２の上に形成されたゲ
ート電極で、このゲート電極３の両側の半導体基板１
に、ゲート電極３をマスクとしてＳ／Ｄ領域層が形成さ
れる。

【０００６】まず、図７（ｂ）に示すように、上記の半
導体基板１のＳ／Ｄ領域層を形成すべき領域に導電型不
純物をイオン注入する。このとき、チャネリングにより
導電型不純物が深く注入されるのを防止するため、半導
体基板１の注入面に垂直な軸に対して一定の角度θを有
する斜めの方向であって、ゲート電極３の一方の側壁に
対向する方向からイオン注入し、ゲート電極３の両側の
半導体基板１にイオン注入領域層４ａ，４ｂを形成す
る。なお、通常、θは５〜１５度程度とされる。

【０００７】次いで、加熱処理を行って注入不純物粒子
を活性化するとともに、注入不純物粒子を半導体基板１
内部に拡散してＳ／Ｄ領域層４ｃ，４ｄを形成する。そ
の後、ゲート電極３を被覆して絶縁膜５を形成した後、
Ｓ／Ｄ領域層４ｃ，４ｄ上の絶縁膜３にコンタクトホー
ル６ａ，６ｂを形成し、更に、Ｓ／Ｄ電極７ａ，７ｂを
形成すると、ＭＯＳトランジスタが完成する（図７
（ｃ））。

【０００８】

【発明が解決しようとする課題】ところで、形成された
Ｓ／Ｄ領域層４ｃ，４ｄは斜め方向からのイオン注入に
より形成されているので、非対称性を有しているが、通
常、θが小さいことと、熱拡散深さが大きいこと等によ
りゲート電極３との間の必要な重なりについてはあまり
問題にならなかった。しかし、半導体装置の高集積化に
伴って微細化が行われる場合、スケーリング則に従って
Ｓ／Ｄ領域層４ｃ，４ｄの深さも浅くする必要がある。
従って、上記のような非対称性があると、図８に示すよ
うに、ゲート電極３とＳ／Ｄ領域層４ｅ，４ｆとが重な
らない場合が生じる。このため、ＭＯＳトランジスタの
チャネル抵抗が増大したり、利得が低下したりして信号
伝播の遅延を招き、動作マージンの低下や誤動作が生じ
るという問題がある。

【０００９】この問題を解決するために、半導体基板１
を回転して非対称性を改善した均一なイオン注入を行う
場合があるが、設備が大がかりになるという問題があ
る。本発明は、かかる従来の問題点に鑑みてなされたも
ので、高密度化された半導体装置において、簡単な方法
によりイオン注入によるＳ／Ｄ領域層等の非対称性を改
善してＭＯＳトランジスタの性能の向上を図ることがで
きる半導体装置の製造方法を提供することを目的とする
ものである。

【００１０】

【課題を解決するための手段】上記課題は、第１に、ゲ
ート電極の形成された半導体基板の、該ゲート電極の両
側のソース／ドレイン（Ｓ／Ｄ）領域層を形成すべき領
域に、前記半導体基板の表面に対して斜めの方向であっ
て前記ゲート電極の一方の側壁に対向する方向からイオ
ン注入してＳ／Ｄ領域層を形成する工程と、前記ゲート
電極を被覆して導電体膜を形成した後、該導電体膜を異
方性エッチングして前記Ｓ／Ｄ領域層と対向するゲート
電極の両側の側壁に前記導電体膜を残存する工程と、前
記ゲート電極及び該ゲート電極の側壁に残存する導電体
膜を被覆して絶縁膜を形成する工程とを有する半導体装
置の製造方法によって達成され、第２に、前記半導体基
板の表面に対して斜めの方向からイオン注入して前記ゲ
ート電極の両側の半導体基板にＳ／Ｄ領域層を形成する
工程の後、前記ゲート電極を被覆して導電体膜を形成す
る工程と、前記導電体膜のエッチングレートを制御する
エッチング制御粒子を前記斜めの方向と同一の方向から
イオン注入する工程と、前記導電体膜を異方性エッチン
グして前記Ｓ／Ｄ領域層と対向するゲート電極の両側の
側壁にそれぞれ膜厚の異なる前記導電体膜を残存する工
程と、前記ゲート電極及び該ゲート電極の側壁に残存す
る導電体膜を被覆して絶縁膜を形成する工程とを有する
第１の発明に記載の半導体装置の製造方法によって達成
され、第３に、半導体基板上にゲート電極を形成する工
程と、前記ゲート電極を被覆して絶縁膜を形成する工程
と、前記絶縁膜に半導体基板の表面に対して斜めの方向
から前記絶縁膜のエッチングレートを制御するエッチン
グ制御粒子をイオン注入する工程と、前記絶縁膜を異方
性エッチングして前記ゲート電極の側壁に厚さの異なる
スペーサを形成する工程と、前記ゲート電極の両側のＳ
／Ｄ領域層を形成すべき領域に、前記半導体表面に対し
て斜めの方向であって前記膜厚の厚いスペーサに対向す
る方向からイオン注入してＳ／Ｄ領域層を形成する工程
と、前記ゲート電極を被覆して絶縁膜を形成する工程と
を有する半導体装置の製造方法によって達成される。

【００１１】

【作用】本発明の半導体装置の製造方法によれば、第１
に、たとえＳ／Ｄ領域層が非対称性を有していて、もと
もとゲート電極自体とＳ／Ｄ領域層とが重なっていない
場合でも、Ｓ／Ｄ領域層と対向するゲート電極の両側の
側壁に導電体膜を残存することにより、導電体膜を含む
ゲート電極とＳ／Ｄ領域層とを重なるようにすることが
できる。

【００１２】第２に、導電体膜のエッチングレートを制
御するエッチング制御粒子を前記斜めの方向と同一の方
向から導電体膜にイオン注入し、この導電体膜を異方性
エッチングしてＳ／Ｄ領域層と対向するゲート電極の両
側の側壁にそれぞれ膜厚の異なる導電体膜を残存してい
る。即ち、イオン注入の向きにゲート電極を介さずに直
接対向するＳ／Ｄ領域層はゲート電極の下の重なりが大
きい。しかも、同じ側のゲート電極の側壁の導電体膜は
導電体膜のエッチングレートを制御する粒子に直接曝さ
れるので、ゲート電極の反対側の側壁の導電体膜と比較
して粒子が多量に導入されており、エッチングレートが
大きい。従って、ゲート電極とＳ／Ｄ領域層との重なり
が大きい方には膜厚の薄い導電体膜が残存し、逆にゲー
ト電極とＳ／Ｄ領域層との重なりの小さい方には膜厚の
厚い導電体膜が残存する。このため、導電体膜まで含め
たゲート電極とＳ／Ｄ領域層との重なりの状態の非対称
性を改善することができる。

【００１３】第３に、ゲート電極の両側の側壁にそれぞ
れ膜厚の異なるスペーサを形成した後、ゲート電極の両
側のＳ／Ｄ領域層を形成すべき領域に、半導体基板表面
に対して斜めの方向であって膜厚の厚いスペーサに対向
する方向からイオン注入してＳ／Ｄ領域層を形成してい
る。即ち、膜厚の厚いスペーサを有する側のＳ／Ｄ領域
層はスペーサを含むゲート電極との重なりが大きく、膜
厚の薄いスペーサを有する側のＳ／Ｄ領域層はスペーサ
を含むゲート電極との重なりが小さい。従って、膜厚の
厚いスペーサを有する側のゲート電極自体とＳ／Ｄ領域
層との重なりと、膜厚の薄いスペーサを有する側のゲー
ト電極自体とＳ／Ｄ領域層との重なりとはほぼ対称にな
る。

【００１４】以上により、従来のような半導体基板の回
転設備等を用いずに簡単な方法によりイオン注入による
Ｓ／Ｄ領域層等の非対称性を改善してＭＯＳトランジス
タの性能の向上を図ることができる。

【００１５】

【実施例】（１）第１の実施例 図１（ａ）〜（ｄ），図２（ｅ）は、本発明の第１の実
施例のＭＯＳトランジスタを含む半導体装置の製造方法
について説明する図である。

【００１６】図１（ａ）において、８ａは例えばｐ型の
Siからなる半導体基板、９ａは半導体基板８ａ上に熱酸
化により形成された膜厚約250 ÅのSiO₂膜からなるゲー
ト絶縁膜、10ａはゲート絶縁膜９ａ上に形成された膜厚
約2200Åのポリシリコン膜からなるゲート電極で、この
ゲート電極９ａの両側の半導体基板１に、ゲート電極９
ａをマスクとしてＳ／Ｄ領域層が形成される。

【００１７】まず、図１（ｂ）に示すように、上記の半
導体基板８ａのＳ／Ｄ領域層を形成すべき領域に導電型
不純物粒子としてのリン粒子をイオン注入し、イオン注
入領域層（Ｓ／Ｄ領域層）11ａ，11ｂを形成する。この
とき、注入条件は打ち込みエネルギ３０ｋｅＶ，ドーズ
量１×１０¹⁵ｃｍ^-2とする。また、チャネリングにより
導電型不純物粒子が深く注入されるのを防止するため、
半導体基板８ａの注入面に垂直な軸に対して一定の角度
θ（通常、５〜１５度）を有する斜めの方向であって、
ゲート電極10ａの一方の側壁に対向する方向からイオン
注入する。例えばθ＝１０度の場合、ゲート電極９ａの
左右でイオン注入領域層11ａ，11ｂとゲート電極９ａと
の間のオーバラップに２００〜３００Åの差が生じる。

【００１８】次いで、ＣＶＤ法により膜厚約６００Åの
ポリシリコン膜（導電体膜）12ａを形成した後、ポリシ
リコン膜12ａにリン粒子をイオン注入により導入する。
続いて、加熱処理を行ってイオン注入領域層11ａ，11ｂ
内の注入リン粒子を活性化し、ｎ型のＳ／Ｄ領域層11
ａ，11ｂを形成する。また、同時にポリシリコン膜12ａ
中のリン粒子を活性化してポリシリコン膜12ａをｎ型化
する。このとき、従来のように、イオン注入領域層11
ａ，11ｂ内の注入リン粒子を深く拡散しない（図１
（ｃ））。

【００１９】次に、反応性イオンエッチング（ＲＩＥ）
によりポリシリコン膜12ａを異方性エッチングし、ゲー
ト電極10ａの側壁に膜厚約４００Åのポリシリコン膜12
ｂ，12ｃが残存する。このとき、ゲート電極10ａの両側
のＳ／Ｄ領域層11ａ，11ｂとポリシリコン膜12ｂ，12ｃ
を含むゲート電極13ａとは十分に重なるようになる（図
１（ｄ））。

【００２０】次いで、ゲート電極13ａを被覆して絶縁膜
14ａを形成した後、Ｓ／Ｄ領域層11ａ，11ｂ上の絶縁膜
14ａにコンタクトホール15ａ，15ｂを形成し、更に、Ｓ
／Ｄ電極16ａ，16ｂを形成すると、ＭＯＳトランジスタ
が完成する（図２（ｅ））。

【００２１】以上のように、本発明の第１の実施例によ
れば、たとえＳ／Ｄ領域層11ａ，11ｂが非対称性を有し
ていて、もともとゲート電極10ａとＳ／Ｄ領域層11ａ，
11ｂとが重なっていない場合でも、Ｓ／Ｄ領域層11ａ，
11ｂと対向するゲート電極10ａの両側の側壁にポリシリ
コン膜12ａを残存することにより、ポリシリコン膜12ａ
を含むゲート電極13ａとＳ／Ｄ領域層11ａ，11ｂとを重
なるようにすることができる。

【００２２】従って、従来のような半導体基板の回転設
備等を用いずに簡単な方法によりイオン注入によるＳ／
Ｄ領域層の非対称性を改善してＭＯＳトランジスタの性
能の向上を図ることができる。

【００２３】（２）第２の実施例 図３（ａ）〜（ｄ），図４（ｅ）は、本発明の第２の実
施例のＭＯＳトランジスタを含む半導体装置の製造方法
について説明する図である。

【００２４】図３（ａ）において、８ｂは例えばｐ型の
Siからなる半導体基板、９ｂは半導体基板８ｂ上に熱酸
化により形成された膜厚約250 ÅのSiO₂膜からなるゲー
ト絶縁膜、10ｂはゲート絶縁膜９ｂ上に形成された膜厚
約2200Åのポリシリコン膜からなるゲート電極で、この
ゲート電極９ｂの両側の半導体基板１に、ゲート電極９
ｂをマスクとしてＳ／Ｄ領域層が形成される。

【００２５】まず、図３（ｂ）に示すように、上記の半
導体基板８ｂのＳ／Ｄ領域層を形成すべき領域に、打ち
込みエネルギ３０ｋｅＶ，ドーズ量１×１０¹⁵ｃｍ^-2の
条件で導電型不純物粒子としてのリン粒子をイオン注入
し、イオン注入領域層（Ｓ／Ｄ領域層）11ｃ，11ｄを形
成する。このとき、チャネリングにより導電型不純物粒
子が深く注入されるのを防止するため、半導体基板８ｂ
の注入面に垂直な軸に対して一定の角度θ（通常、５〜
１５度）を有する斜めの方向であって、ゲート電極10ｂ
の一方の側壁に対向する方向からイオン注入する。例え
ばθ＝１０度の場合、ゲート電極９ｂの左右でイオン注
入領域層11ｃ，11ｄとゲート電極９ｂとの間のオーバラ
ップに２００〜３００Åの差が生じる。

【００２６】次いで、ＣＶＤ法により膜厚約６００Åの
ポリシリコン膜（導電体膜）12ｄを形成した後、注入面
に垂直な軸に対して一定の角度θ（通常、５〜１５度）
を有する斜めの方向であって、ゲート電極10ｂの一方の
側壁に対向する方向から、打ち込みエネルギ２５ｋｅ
Ｖ，ドーズ量１×１０¹⁵ｃｍ^-2の条件で、ポリシリコン
膜12ｄにリン粒子（エッチング制御粒子）をイオン注入
する。続いて、加熱処理を行ってイオン注入領域層11
ｃ，11ｄ内の注入リン粒子を活性化し、ｎ型のＳ／Ｄ領
域層11ｃ，11ｄを形成する。また、同時にポリシリコン
膜12ｄ中のリン粒子を活性化してポリシリコン膜12ｄを
ｎ型化する。このとき、従来のように、イオン注入領域
層11ｃ，11ｄ内の注入リン粒子を深く拡散しない（図３
（ｃ））。

【００２７】次に、反応性イオンエッチング（ＲＩＥ）
によりポリシリコン膜12ｄを異方性エッチングする。こ
のとき、リン粒子の多量に導入されている方（図３
（ｃ）の右側）のポリシリコン膜12ｄのエッチングレー
トは速く、リン粒子の余り導入されていない方（図３
（ｃ）の左側）のポリシリコン膜12ｄのエッチングレー
トは遅いので、ゲート電極10ｂの側壁には左右非対称に
ポリシリコン膜12ｅ，12ｆが残存する。実施例の場合、
右側のゲート電極10ｂの側壁にはポリシリコン膜12ｆが
殆ど残存せず、左側のゲート電極10ｂの側壁に膜厚約２
００Åのポリシリコン膜12ｅが残存する。これにより、
ゲート電極10ｂの両側のＳ／Ｄ領域層11ｃ，11ｄとポリ
シリコン膜12ｅ，12ｆを含むゲート電極13ｂとは十分に
重なるようになる（図３（ｄ））。

【００２８】次いで、ゲート電極13ｂを被覆して絶縁膜
14ｂを形成した後、Ｓ／Ｄ領域層11ｃ，11ｄ上の絶縁膜
14ｂにコンタクトホール15ｃ，15ｄを形成し、更に、Ｓ
／Ｄ電極16ｃ，16ｄを形成すると、ＭＯＳトランジスタ
が完成する（図４（ｅ））。

【００２９】以上のよう、本発明の第２の実施例によれ
ば、ポリシリコン膜12ｄのエッチングレートを制御する
リン粒子をＳ／Ｄ領域層11ｃ，11ｄを形成するためのイ
オン注入方向と同一の方向からポリシリコン膜12ｄにイ
オン注入し、このポリシリコン膜12ｄを異方性エッチン
グしてＳ／Ｄ領域層11ｃ，11ｄと対向するゲート電極10
ｂの両側の側壁にそれぞれ膜厚の異なるポリシリコン膜
12ｅ，12ｆを残存している。即ち、イオン注入の向きに
ゲート電極10ｂを介さずに直接対向するＳ／Ｄ領域層11
ｄはゲート電極10ｂの下の重なりが大きい。しかも、同
じ側のゲート電極10ｂの側壁のポリシリコン膜12ｄはポ
リシリコン膜12ｄのエッチングレートを制御するリン粒
子に直接曝されるので、ゲート電極10ｂの反対側の側壁
のポリシリコン膜12ｄと比較してリン粒子が多量に導入
されており、エッチングレートが大きい。従って、ゲー
ト電極10ｂとＳ／Ｄ領域層11ｃ，11ｄとの重なりが大き
い方には膜厚の薄いポリシリコン膜12ｆが残存し、逆に
ゲート電極10ｂとＳ／Ｄ領域層11ｃ，11ｄとの重なりの
小さい方には膜厚の厚いポリシリコン膜12ｅが残存す
る。このため、ポリシリコン膜12ｅ，12ｆまで含めたゲ
ート電極13ｂとＳ／Ｄ領域層11ｃ，11ｄとの重なりの状
態の非対称性を改善することができる。

【００３０】従って、従来のような半導体基板の回転設
備等を用いずに簡単な方法によりイオン注入によるＳ／
Ｄ領域層の非対称性を改善してＭＯＳトランジスタの性
能の向上を図ることができる。

【００３１】なお、第２の実施例では、ポリシリコン膜
12ｂのエッチングレートを制御するエッチング制御粒子
としてリン粒子を用いているが、砒素粒子やボロン粒子
等を用いてもよい。

【００３２】また、ゲート電極10ｂの両側の側壁にポリ
シリコン膜12ｅ，12ｆを残しているが、ゲート電極10ｂ
の片側の側壁のポリシリコン膜12ｆは全て除去し、もう
一方の側壁のポリシリコン膜12ｅのみを残すようにして
もよい。

【００３３】（３）第３の実施例 図５（ａ）〜（ｄ），図６（ｅ）は、本発明の第３の実
施例のＭＯＳトランジスタを含む半導体装置の製造方法
について説明する図である。

【００３４】図５（ａ）において、８ｃは例えばｐ型の
Siからなる半導体基板、９ｃは半導体基板８ｃ上に熱酸
化により形成された膜厚約250 ÅのSiO₂膜からなるゲー
ト絶縁膜、10ｃはゲート絶縁膜９ｃ上に形成された膜厚
約2200Åのポリシリコン膜からなるゲート電極で、この
ゲート電極９ｃの両側の半導体基板８ｃに、ゲート電極
９ｃをマスクとしてＳ／Ｄ領域層が形成される。

【００３５】まず、図１（ｂ）に示すように、半導体基
板８ｃ全面にＣＶＤ法により膜厚約６００ÅのSiO₂膜か
らなる絶縁膜１７を形成する。続いて、半導体基板８ａ
の注入面に垂直な軸に対して一定の角度θ（通常、５〜
１５度）を有する斜めの方向であって、ゲート電極10ｃ
の一方の側壁に対向する方向から絶縁膜１７にリン粒子
（エッチング制御粒子）をイオン注入する。

【００３６】次に、ＣＦ₂ ガスを用いたＲＩＥにより絶
縁膜１７を異方性エッチングする。このとき、リン粒子
の多量に導入されている方（図５（ｂ）の左側）の絶縁
膜１７のエッチングレートは速く、リン粒子の余り導入
されていない方（図５（ｂ）の右側）の絶縁膜１７のエ
ッチングレートは遅いので、ゲート電極10ｃの側壁には
左右非対称に絶縁膜（スペーサ）17ａ，17ｂが残存す
る。

【００３７】次いで、ゲート電極10ｃ及びスペーサ17
ａ，17ｂをマスクとして、上記の半導体基板８ｃのＳ／
Ｄ領域層を形成すべき領域に、打ち込みエネルギ３０ｋ
ｅＶ，ドーズ量１×１０¹⁵ｃｍ^-2の条件で導電型不純物
粒子としてのリン粒子をイオン注入し、イオン注入領域
層（Ｓ／Ｄ領域層）11ｉ，11ｊを形成する。このとき、
チャネリングにより導電型不純物粒子が深く注入される
のを防止するため、半導体基板８ｃの注入面に垂直な軸
に対して一定の角度θ（通常、５〜１５度）を有する斜
めの方向であって、膜厚の厚いスペーサ17ｂに対向する
方向からイオン注入する。この結果、膜厚の厚いスペー
サ17ｂを有する側のＳ／Ｄ領域層11ｊはスペーサ17ｂ及
びゲート電極10ｃとの重なりが大きく、膜厚の薄いスペ
ーサ17ａを有する側のＳ／Ｄ領域層17ａはスペーサ17ａ
及びゲート電極10ｃとの重なりが小さくなる。従って、
膜厚の厚いスペーサ17ｂを有する側のゲート電極10ｃ自
体とＳ／Ｄ領域層11ｊとの重なりと、膜厚の薄いスペー
サ17ａを有する側のゲート電極10ｃ自体とＳ／Ｄ領域層
11ｉとの重なりとはほぼ対称になる。

【００３８】次いで、加熱処理を行ってイオン注入領域
層内の注入リン粒子を活性化し、ｎ型のＳ／Ｄ領域層11
ｉ，11ｊを形成する。このとき、従来のように、イオン
注入領域層内の注入リン粒子を深く拡散しない（図５
（ｄ））。

【００３９】次に、ゲート電極10ｃを被覆して絶縁膜14
ｃを形成した後、Ｓ／Ｄ領域層11ｉ，11ｊ上の絶縁膜14
ｃにコンタクトホール15ｅ，15ｆを形成し、更に、Ｓ／
Ｄ電極16ｅ，16ｆを形成すると、ＭＯＳトランジスタが
完成する（図６（ｅ））。

【００４０】以上のように、本発明の第３の実施例によ
れば、ゲート電極10ｃ及びゲート電極10ｃの両側の側壁
のそれぞれ膜厚の異なるスペーサ17ａ，17ｂをマスクと
して斜め方向であって膜厚の厚いスペーサ17ｂに対向す
る方向からイオン注入してＳ／Ｄ領域層11ｉ，11ｊを形
成しているので、膜厚の厚いスペーサ17ｂを有する側の
ゲート電極10ｃ自体とＳ／Ｄ領域層11ｊとの重なりと、
膜厚の薄いスペーサ17ａを有する側のゲート電極10ｃ自
体とＳ／Ｄ領域層11ｉとの重なりとはほぼ対称になる。

【００４１】これにより、従来のような半導体基板の回
転設備等を用いずに簡単な方法によりイオン注入による
Ｓ／Ｄ領域層の非対称性を改善してＭＯＳトランジスタ
の性能の向上を図ることができる。

【００４２】なお、第３の実施例では、絶縁膜１７のエ
ッチングレートを制御するエッチング制御粒子としてリ
ン粒子を用いているが、砒素粒子やボロン粒子等を用い
てもよい。

【００４３】また、ゲート電極10ｃの両側の側壁に絶縁
膜17ａ，17ｂを残しているが、ゲート電極10ｃの片側の
側壁の絶縁膜17ａは全て除去し、もう一方の側壁の絶縁
膜17ｂのみを残すようにしてもよい。

【００４４】

【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、第１に、非対称性を有するＳ／Ｄ領域
層と対向するゲート電極の両側の側壁に導電体膜を残存
することにより、ゲート電極自体とＳ／Ｄ領域層とが重
なっていなくても、導電体膜を含むゲート電極とＳ／Ｄ
領域層とを重なるようにすることができる。

【００４５】第２に、ゲート電極の両側の半導体基板に
斜め方向からイオン注入により形成されたＳ／Ｄ領域層
の非対称性を補うように膜厚の異なる導電体膜をゲート
電極の側壁に残存している。このため、導電体膜まで含
めたゲート電極とＳ／Ｄ領域層との重なりの状態の非対
称性を改善することができる。

【００４６】第３に、ゲート電極の両側の半導体基板に
イオン注入により形成されるＳ／Ｄ領域層の非対称性を
補うように膜厚の異なるスペーサをゲート電極の側壁に
残存した後、ゲート電極の両側のＳ／Ｄ領域層を形成す
べき領域にイオン注入してＳ／Ｄ領域層を形成してい
る。従って、膜厚の厚いスペーサを有する側のゲート電
極自体とＳ／Ｄ領域層との重なりと、膜厚の薄いスペー
サを有する側のゲート電極自体とＳ／Ｄ領域層との重な
りとはほぼ対称になる。

【００４７】以上により、従来のような半導体基板の回
転設備等を用いずに簡単な方法によりイオン注入による
Ｓ／Ｄ領域層等の非対称性を改善してＭＯＳトランジス
タの性能の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例について説明する断面図
（その１）である。

【図２】本発明の第１の実施例について説明する断面図
（その２）である。

【図３】本発明の第２の実施例について説明する断面図
（その１）である。

【図４】本発明の第２の実施例について説明する断面図
（その２）である。

【図５】本発明の第３の実施例について説明する断面図
（その１）である。

【図６】本発明の第３の実施例について説明する断面図
（その２）である。

【図７】従来例について説明する断面図である。

【図８】従来例の問題点について説明する断面図であ
る。

【符号の説明】

８ａ〜８ｃ 半導体基板、 ９ａ〜９ｃ ゲート絶縁膜、 10ａ〜10ｃ ゲート電極、 11ａ，11ｂ，11ｅ，11ｆ イオン注入領域層（Ｓ／Ｄ領
域層）、 11ｃ，11ｄ，11ｇ，11ｈ，11ｉ，11ｊ Ｓ／Ｄ領域層、 12ａ，12ｂ ポリシリコン膜（導電体膜）、 13ａ，13ｂ ゲート電極、 14ａ〜14ｃ，１７ 絶縁膜、 15ａ〜15ｆ コンタクトホール、 16ａ〜16ｆ Ｓ／Ｄ電極、 17ａ，17ｂ スペーサ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ゲート電極の形成された半導体基板の、
   該ゲート電極の両側のソース／ドレイン（Ｓ／Ｄ）領域
   層を形成すべき領域に、前記半導体基板の表面に対して
   斜めの方向であって前記ゲート電極の一方の側壁に対向
   する方向からイオン注入し、Ｓ／Ｄ領域層を形成する工
   程と、 前記ゲート電極を被覆して導電体膜を形成した後、該導
   電体膜を異方性エッチングして前記Ｓ／Ｄ領域層と対向
   するゲート電極の両側の側壁に前記導電体膜を残存する
   工程と、 前記ゲート電極及び該ゲート電極の側壁に残存する導電
   体膜を被覆して絶縁膜を形成する工程とを有する半導体
   装置の製造方法。
2. 【請求項２】 前記半導体基板の表面に対して斜めの方
   向からイオン注入して前記ゲート電極の両側の半導体基
   板にＳ／Ｄ領域層を形成する工程の後、前記ゲート電極
   を被覆して導電体膜を形成する工程と、 前記導電体膜のエッチングレートを制御するエッチング
   制御粒子を前記斜めの方向と同一の方向からイオン注入
   する工程と、 前記導電体膜を異方性エッチングして前記Ｓ／Ｄ領域層
   と対向するゲート電極の両側の側壁にそれぞれ膜厚の異
   なる前記導電体膜を残存する工程と、 前記ゲート電極及び該ゲート電極の側壁に残存する導電
   体膜を被覆して絶縁膜を形成する工程とを有する請求項
   １記載の半導体装置の製造方法。
3. 【請求項３】 半導体基板上にゲート電極を形成する工
   程と、 前記ゲート電極を被覆して絶縁膜を形成する工程と、 前記絶縁膜に半導体基板の表面に対して斜めの方向から
   前記絶縁膜のエッチングレートを制御するエッチング制
   御粒子をイオン注入する工程と、 前記絶縁膜を異方性エッチングして前記ゲート電極の側
   壁に厚さの異なるスペーサを形成する工程と、 前記ゲート電極の両側のＳ／Ｄ領域層を形成すべき領域
   に、前記半導体表面に対して斜めの方向であって前記膜
   厚の厚いスペーサに対向する方向からイオン注入してＳ
   ／Ｄ領域層を形成する工程と、 前記ゲート電極を被覆して絶縁膜を形成する工程とを有
   する半導体装置の製造方法。