JPH03273646A - 絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタの製造方法Info
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- JPH03273646A JPH03273646A JP2075062A JP7506290A JPH03273646A JP H03273646 A JPH03273646 A JP H03273646A JP 2075062 A JP2075062 A JP 2075062A JP 7506290 A JP7506290 A JP 7506290A JP H03273646 A JPH03273646 A JP H03273646A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタの製造方法
に関する。
に関する。
従来の絶縁ゲート型電界効果トランジスタの製造方法は
、ドレイン側をオフセットゲート型とする場合、ソース
域、およびトレイン域を形成した後に、ゲート絶縁膜上
にゲート材料を形成し、ホトリソグラフィー技術を用い
てソース領域とは重なり、ドレイン領域とはオフセット
となるようにゲート電極を形成していた。
、ドレイン側をオフセットゲート型とする場合、ソース
域、およびトレイン域を形成した後に、ゲート絶縁膜上
にゲート材料を形成し、ホトリソグラフィー技術を用い
てソース領域とは重なり、ドレイン領域とはオフセット
となるようにゲート電極を形成していた。
〔発明が解決しようとする課題］
上述した従来の絶縁ゲート型電界効果トランジスタの製
造方法は、ソース域、ドレイン域を形成した後にゲート
絶縁膜の上部にゲート材料を形成し、上記ソース・ドレ
イン形成工程に目合せをしてホトリソグラフィーを行な
い、上記ゲート材料をエツチングしてゲート電極の形成
を行なうので、ゲートとドレインのオフセットの距離が
不安定であり、又ゲートとソース間の重なりの容量が大
きく、またゲート容量のばらつきも大きく、絶縁ゲート
型電界効果トランジスタのいき値Ｖ７Ｈや、動作速度等
がばらつき、安定に性能を高めることができないという
欠点がある。
造方法は、ソース域、ドレイン域を形成した後にゲート
絶縁膜の上部にゲート材料を形成し、上記ソース・ドレ
イン形成工程に目合せをしてホトリソグラフィーを行な
い、上記ゲート材料をエツチングしてゲート電極の形成
を行なうので、ゲートとドレインのオフセットの距離が
不安定であり、又ゲートとソース間の重なりの容量が大
きく、またゲート容量のばらつきも大きく、絶縁ゲート
型電界効果トランジスタのいき値Ｖ７Ｈや、動作速度等
がばらつき、安定に性能を高めることができないという
欠点がある。
本発明は上記の欠点に鑑み、特性のばらつきの少ない高
性能の絶縁ゲート型電界効果トランジスタの製造方法を
提供することを目的とする。
性能の絶縁ゲート型電界効果トランジスタの製造方法を
提供することを目的とする。
〔課題を解決するための手段］
本発明の絶縁ゲート型電界トランジスタの製造方法は、
半導体基板上にゲート絶縁膜となるべき第１の絶縁層を
形成し、その上部に耐熱性を有する導電層を形成し、前
記導電層をホトリソグラフィー技術を用いてパターニン
グを行ないゲート電極を形成する工程と、この後全面に
第２の絶縁層を堆積させる工程と、第２の絶縁層を異方
性エツチング技術により、前記ゲート電極の対面する一
組の側部に側壁として残すエツチング工程と、前記側壁
のうちドレイン側のみホトリソグラフィー技術によりホ
トレジストでカバーして、ソース側の側壁にエツチング
を行い除去する除去工程と、前記ゲート電極とドレイン
側の側壁とをマスクとして、ソース域・トレイン域を形
成する工程とを有する。
半導体基板上にゲート絶縁膜となるべき第１の絶縁層を
形成し、その上部に耐熱性を有する導電層を形成し、前
記導電層をホトリソグラフィー技術を用いてパターニン
グを行ないゲート電極を形成する工程と、この後全面に
第２の絶縁層を堆積させる工程と、第２の絶縁層を異方
性エツチング技術により、前記ゲート電極の対面する一
組の側部に側壁として残すエツチング工程と、前記側壁
のうちドレイン側のみホトリソグラフィー技術によりホ
トレジストでカバーして、ソース側の側壁にエツチング
を行い除去する除去工程と、前記ゲート電極とドレイン
側の側壁とをマスクとして、ソース域・トレイン域を形
成する工程とを有する。
ソース域とドレイン域とを形成する際、ゲート電極の側
面に残された側壁がゲート電極とともに安定なマスクと
して働く。
面に残された側壁がゲート電極とともに安定なマスクと
して働く。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ） 、 （ｂ） 、〜、（ｈ）は本発明の絶
縁ゲート型電界効果トランジスタの製造方法の第１の実
施例を示す工程図である。
縁ゲート型電界効果トランジスタの製造方法の第１の実
施例を示す工程図である。
シリコンからなるＰ型半導体基板１を熱酸化し、厚さ５
０ｎｍのゲート酸化膜２として示した第１の絶縁層を形
成し、その上面に厚さ５００ｎｍのモリブデン膜３とし
て示した導電層を形成する（第１図（ａ））。ホトリソ
グラフィー技術によりホトレジスト膜（図示せず）をマ
スクにモリブデン膜３をＣＣｌ４と０２の混合ガスを用
いて平行平板型のドライエツチング装置によってドライ
エツチング法でパターニングを行ないゲート電極部３１
を形成する（第１図（ｂ） ） 、次に、これら上面に
ＣＶＤ法により厚さ５００ｎｍの第２の絶縁層である窒
化シリコン膜４を堆積する（第１図（ｃ））、該窒化シ
リコン膜４を異方性ドライエツチング法によりシリコン
基板１の上面が露出するまでエツチングを行ない、側壁
４．．４２を形成する（第１図（ｄ） ） 、形成した
ドレイン側の側壁４□をホトレジスト５でカバーして、
ソース側の側壁４２にエツチングを行ない除去する（第
１図（ｅ） ） 、次に、ゲート電極３および側壁４１
をマスクとしてイオン注入を行ない（第１図（ｆ））、
ソース・ドレイン領域としてｎ型層６１．６２を形成す
る（第１図（ｇ） ） 、さらに上面をＣＶＤ法により
ＰＳＧ膜で覆い（第１図（ｈ））、ソース・ドレイン領
域ｅ、、ｅ、の活性化の為の高温熱処理を行ない配線工
程にまわす０以上によりゲートとドレイン間がオフセッ
トとなった帰還容量の小さいｎチャネルＭＯＳＦＥＴが
再現性よく製造できる。
０ｎｍのゲート酸化膜２として示した第１の絶縁層を形
成し、その上面に厚さ５００ｎｍのモリブデン膜３とし
て示した導電層を形成する（第１図（ａ））。ホトリソ
グラフィー技術によりホトレジスト膜（図示せず）をマ
スクにモリブデン膜３をＣＣｌ４と０２の混合ガスを用
いて平行平板型のドライエツチング装置によってドライ
エツチング法でパターニングを行ないゲート電極部３１
を形成する（第１図（ｂ） ） 、次に、これら上面に
ＣＶＤ法により厚さ５００ｎｍの第２の絶縁層である窒
化シリコン膜４を堆積する（第１図（ｃ））、該窒化シ
リコン膜４を異方性ドライエツチング法によりシリコン
基板１の上面が露出するまでエツチングを行ない、側壁
４．．４２を形成する（第１図（ｄ） ） 、形成した
ドレイン側の側壁４□をホトレジスト５でカバーして、
ソース側の側壁４２にエツチングを行ない除去する（第
１図（ｅ） ） 、次に、ゲート電極３および側壁４１
をマスクとしてイオン注入を行ない（第１図（ｆ））、
ソース・ドレイン領域としてｎ型層６１．６２を形成す
る（第１図（ｇ） ） 、さらに上面をＣＶＤ法により
ＰＳＧ膜で覆い（第１図（ｈ））、ソース・ドレイン領
域ｅ、、ｅ、の活性化の為の高温熱処理を行ない配線工
程にまわす０以上によりゲートとドレイン間がオフセッ
トとなった帰還容量の小さいｎチャネルＭＯＳＦＥＴが
再現性よく製造できる。
第２図（ａ） 、 （ｂ） 、〜、（ｈ）は本発明の第
２の実施例を示す工程図である。
２の実施例を示す工程図である。
シリコンからなるｎ型半導体基板１１を熱酸化し、厚さ
５０ｎｍのゲート酸化膜１２として示した第１の絶縁層
を形成し、その上面に厚さ５００ｎｍのモリブデン膜１
３として示した導電層を形成する（第２図（ａ） ）
、次にホトリソグラフィー技術によりホトレジスト膜（
図示せず）をマスクにモリブデン膜１３をｃｃｎ２と０
２の混合ガスを用いて平行平板型のドライエツチング装
置によってドライエツチング法でパターニングを行ない
ゲート電極部１３１を形成する（第２図（ｂ））。次に
これら上面にＣＶＤ法により厚さ５００ｎｍの第２の絶
縁層として示したＰＳＧ膜１膜り７積する（第２図（Ｃ
））、前記ＰＳＧ膜１７をｃＦ４とＨ２の混合ガスを用
いて平行平板型ドライエツチング装置によって異方性ド
ライエツチングによりシリコン基板１１の上面が露出す
るまでエツチングを行ない、側壁１７１，１７２を形成
する０次にドレイン側の側壁１７１をホトレジスト１５
でカバーしてソース側の側壁１７２にエツチングを行な
い除去する。次に第２図（ｆ）に示すようにゲート電極
１３１および側壁１７２をマスクとしてイオン注入を行
ないソース・ドレイン領域としてＰ型層１９１．１９２
を形成する（第２図（ｇ））。さらに上面をＣＶＤ法に
よりＰＳＧ膜１７４で覆いソース・ドレイン領域１９．
．１９２の活性化のための高温熱処理を行ない配線工程
にまわす。以上によりゲートとドレイン間がオフセット
となった帰還容量の小さいＰチャネルＭＯＳＦＥＴが再
現性よく製造できる。
５０ｎｍのゲート酸化膜１２として示した第１の絶縁層
を形成し、その上面に厚さ５００ｎｍのモリブデン膜１
３として示した導電層を形成する（第２図（ａ） ）
、次にホトリソグラフィー技術によりホトレジスト膜（
図示せず）をマスクにモリブデン膜１３をｃｃｎ２と０
２の混合ガスを用いて平行平板型のドライエツチング装
置によってドライエツチング法でパターニングを行ない
ゲート電極部１３１を形成する（第２図（ｂ））。次に
これら上面にＣＶＤ法により厚さ５００ｎｍの第２の絶
縁層として示したＰＳＧ膜１膜り７積する（第２図（Ｃ
））、前記ＰＳＧ膜１７をｃＦ４とＨ２の混合ガスを用
いて平行平板型ドライエツチング装置によって異方性ド
ライエツチングによりシリコン基板１１の上面が露出す
るまでエツチングを行ない、側壁１７１，１７２を形成
する０次にドレイン側の側壁１７１をホトレジスト１５
でカバーしてソース側の側壁１７２にエツチングを行な
い除去する。次に第２図（ｆ）に示すようにゲート電極
１３１および側壁１７２をマスクとしてイオン注入を行
ないソース・ドレイン領域としてＰ型層１９１．１９２
を形成する（第２図（ｇ））。さらに上面をＣＶＤ法に
よりＰＳＧ膜１７４で覆いソース・ドレイン領域１９．
．１９２の活性化のための高温熱処理を行ない配線工程
にまわす。以上によりゲートとドレイン間がオフセット
となった帰還容量の小さいＰチャネルＭＯＳＦＥＴが再
現性よく製造できる。
以上説明したように本発明は、耐熱性の第１の導電層を
バターニングすることによりゲート電極を形成し、前面
に第２の絶縁層を堆積した後、異方性エツチング技術に
より、該ゲート電極側面に第２の絶縁層による側壁を形
成した後、前記側壁のうちドレイン側のみをフォトレジ
ストでカバーしソース側の側壁をエツチングし、ドレイ
ン側にのみ第２の絶縁層による側壁を持つゲート電極を
形成し、前記ゲート電極および側壁をマスクとしてイオ
ン注入により自己整合的にソース・ドレインを形成する
ことにより、ゲートとトレインのオフセット距離を再現
性よく得ることが可能となり、またゲートソース間の重
なり容量を小さくすることが可能となり、ひいては帰還
容量の小さい、動作速度の高いオフセット・絶縁ゲート
型電界効果トランジスタを再現性よく製造できる効果が
ある。
バターニングすることによりゲート電極を形成し、前面
に第２の絶縁層を堆積した後、異方性エツチング技術に
より、該ゲート電極側面に第２の絶縁層による側壁を形
成した後、前記側壁のうちドレイン側のみをフォトレジ
ストでカバーしソース側の側壁をエツチングし、ドレイ
ン側にのみ第２の絶縁層による側壁を持つゲート電極を
形成し、前記ゲート電極および側壁をマスクとしてイオ
ン注入により自己整合的にソース・ドレインを形成する
ことにより、ゲートとトレインのオフセット距離を再現
性よく得ることが可能となり、またゲートソース間の重
なり容量を小さくすることが可能となり、ひいては帰還
容量の小さい、動作速度の高いオフセット・絶縁ゲート
型電界効果トランジスタを再現性よく製造できる効果が
ある。
第１図（ａ） 、 （ｂ） 、〜、（ｈ）は本発明の絶
縁ゲート型電界効果トランジスタの製造方法の第１の実
施例を示す工程図、第２図（ａ） 、 （ｂ） 、〜、
（ｈ）は本発明の第２の実施例を示す工程図である。 １・・・・・・・・・・・・・・・・・・Ｐ型半導体基
板、２・・・・・・・・・・・・・・・・・・ゲート酸
化膜、３．１３−・・・・・・・・・・・モリブデン膜
、３□、 １３．−・・・・・ゲート電極、４・・・・
・・・・・・・・・・・・・・窒化シリコン膜、４１．
４２・・・・・・側壁、 ５．１５・・・・・・・・・ホトレジスト、６□、６２
・・・・・・ｎ型層、 ７、１７．１７ａ ＝ＰＳＧ膜、 １７１、１７２、１７３・・・・・・側壁、１１・・・
・・・・・・・・・・・・・・・ｎ型半導体基板、１９
、１９．・・・・・・・・・Ｐ型層。
縁ゲート型電界効果トランジスタの製造方法の第１の実
施例を示す工程図、第２図（ａ） 、 （ｂ） 、〜、
（ｈ）は本発明の第２の実施例を示す工程図である。 １・・・・・・・・・・・・・・・・・・Ｐ型半導体基
板、２・・・・・・・・・・・・・・・・・・ゲート酸
化膜、３．１３−・・・・・・・・・・・モリブデン膜
、３□、 １３．−・・・・・ゲート電極、４・・・・
・・・・・・・・・・・・・・窒化シリコン膜、４１．
４２・・・・・・側壁、 ５．１５・・・・・・・・・ホトレジスト、６□、６２
・・・・・・ｎ型層、 ７、１７．１７ａ ＝ＰＳＧ膜、 １７１、１７２、１７３・・・・・・側壁、１１・・・
・・・・・・・・・・・・・・・ｎ型半導体基板、１９
、１９．・・・・・・・・・Ｐ型層。
Claims (1)
- １、半導体基板上にゲート絶縁膜となるべき第１の絶縁
層を形成し、その上部に耐熱性を有する導電層を形成し
、前記導電層をホトリソグラフィー技術を用いてパター
ニングを行ないゲート電極を形成する工程と、この後全
面に第２の絶縁層を堆積させる工程と、第２の絶縁層を
異方性エッチング技術により、前記ゲート電極の対面す
る一組の側部に側壁として残すエッチング工程と、前記
側壁のうちドレイン側のみホトリソグラフィー技術によ
りホトレジストでカバーして、ソース側の側壁にエッチ
ングを行い除去する除去工程と、前記ゲート電極とドレ
イン側の側壁とをマスクとして、ソース域・ドレイン域
を形成する工程とを有する絶縁ゲート型電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075062A JPH03273646A (ja) | 1990-03-22 | 1990-03-22 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075062A JPH03273646A (ja) | 1990-03-22 | 1990-03-22 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273646A true JPH03273646A (ja) | 1991-12-04 |
Family
ID=13565344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2075062A Pending JPH03273646A (ja) | 1990-03-22 | 1990-03-22 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007501518A (ja) * | 2003-08-04 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 非対称の側壁スペーサの形成方法 |
| JP2009512192A (ja) * | 2005-10-07 | 2009-03-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 |
| US7517745B2 (en) | 2004-03-19 | 2009-04-14 | Kabushiki Kaisha Toshiba | Semiconductor device having MOSFET with offset-spacer, and manufacturing method thereof |
-
1990
- 1990-03-22 JP JP2075062A patent/JPH03273646A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007501518A (ja) * | 2003-08-04 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 非対称の側壁スペーサの形成方法 |
| US7517745B2 (en) | 2004-03-19 | 2009-04-14 | Kabushiki Kaisha Toshiba | Semiconductor device having MOSFET with offset-spacer, and manufacturing method thereof |
| US7638399B2 (en) | 2004-03-19 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor device having MOSFET with offset-spacer, and manufacturing method thereof |
| JP2009512192A (ja) * | 2005-10-07 | 2009-03-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 |
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