JPH03171635A - ショットキ障壁ゲート電界効果型トランジスタの製造方法 - Google Patents
ショットキ障壁ゲート電界効果型トランジスタの製造方法Info
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- JPH03171635A JPH03171635A JP8332589A JP8332589A JPH03171635A JP H03171635 A JPH03171635 A JP H03171635A JP 8332589 A JP8332589 A JP 8332589A JP 8332589 A JP8332589 A JP 8332589A JP H03171635 A JPH03171635 A JP H03171635A
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- Japan
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- gate electrode
- photoresist
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｌ粟上皇凱且立立
この発明はシロットキ障壁ゲート電界効果型トランジス
タ（ＭＥＳ ＦＥＴ ）の製造方法，特にＴ型オフセッ
トゲー｝ＭＥＳＦＥＴの製造方法に関する。
タ（ＭＥＳ ＦＥＴ ）の製造方法，特にＴ型オフセッ
トゲー｝ＭＥＳＦＥＴの製造方法に関する。
従米旦挟盃
従来のＴ型オフセットゲートＭＥＳ ＦＥＴは第４図に
示す構造をとっている。図において１は半導体基板、２
′はＦＥＴの動作領域となる活性層、３ａ，３ｂはオー
ミック電極８ ａ ｓ ６ ｂとのコンタクトをとり
やすくするための高濃度ドーブ層、４はＴ型のゲート電
極、５は絶縁膜である。ゲート電極４と高濃度ドープ層
３ ａ ＊ ３ ｂとの距離をそれぞれ異ならせるこ
とにより、オフセットを与えている。
示す構造をとっている。図において１は半導体基板、２
′はＦＥＴの動作領域となる活性層、３ａ，３ｂはオー
ミック電極８ ａ ｓ ６ ｂとのコンタクトをとり
やすくするための高濃度ドーブ層、４はＴ型のゲート電
極、５は絶縁膜である。ゲート電極４と高濃度ドープ層
３ ａ ＊ ３ ｂとの距離をそれぞれ異ならせるこ
とにより、オフセットを与えている。
ところで、上記のような構造のＴ型オフセットゲートＭ
ＥＳ ＦＥＴは、フォトレジストを用いたアライメント
技術１ピより製作するために、アライメント時の目ずれ
により、設計通りのオフセットが得られず、またアライ
メント工程の能力も厳しいものが要求されるという欠点
がある。従来技術による上記構造の製造プロセスを第５
図（ａ）〜Ｇ→に従って説明する。
ＥＳ ＦＥＴは、フォトレジストを用いたアライメント
技術１ピより製作するために、アライメント時の目ずれ
により、設計通りのオフセットが得られず、またアライ
メント工程の能力も厳しいものが要求されるという欠点
がある。従来技術による上記構造の製造プロセスを第５
図（ａ）〜Ｇ→に従って説明する。
半導体基板１にイオン注入等により活性層２を形成する
（ａ）。次にフォトレジストＡをマスクとして高濃度ド
ープ層３ａ．３ｂをイオン注入により形成する（ｂ）。
（ａ）。次にフォトレジストＡをマスクとして高濃度ド
ープ層３ａ．３ｂをイオン注入により形成する（ｂ）。
フォトレジストＡを除去し、絶縁ＪＩｉ５を被着した後
、フォトレジストＢをバターニングする（Ｃ）。フォト
レジストＢの開口部Ｂ′は高濃度ドープ層３ａｓ３ｂ端
部とオフセットされているが、このパターニング時に目
ずれにより設計通りのオフセットが得られないことがあ
る。次に、゜フォトレジストＢをマスクにしてドライエ
ッチにより絶縁膜５に開口部５ａを形成した後、フォト
レジストＢを除去する（ｄ）。ゲートボリシリコンまた
はメタル４を全面に被着した後、Ｔ型ゲートを作るため
のフォトレジストパターンＣを形成する（ｅ）。フォト
レジストＣをマスクにドライエッチによりＴ型ゲート４
を形成し、フォトレジストＣを除去する（ｆ）。次にフ
ォトレジストＤをパターニングし、絶縁膜５を等方性エ
ッチングし、絶縁膜５の端部を、フォトレジストＤの下
方に入り込ませる（ｇ）、この上からオーミッ．クメタ
ル６を全面に被着させると、フォトレジストＤの段差お
よび絶縁膜５のアンダーエッチングにより、活性層２上
のオーミックメタル６ａ．６ｂと、フォトレジストＤ上
のオーミックメタル６ｃ／とが段切れを起こす（ｈ）。
、フォトレジストＢをバターニングする（Ｃ）。フォト
レジストＢの開口部Ｂ′は高濃度ドープ層３ａｓ３ｂ端
部とオフセットされているが、このパターニング時に目
ずれにより設計通りのオフセットが得られないことがあ
る。次に、゜フォトレジストＢをマスクにしてドライエ
ッチにより絶縁膜５に開口部５ａを形成した後、フォト
レジストＢを除去する（ｄ）。ゲートボリシリコンまた
はメタル４を全面に被着した後、Ｔ型ゲートを作るため
のフォトレジストパターンＣを形成する（ｅ）。フォト
レジストＣをマスクにドライエッチによりＴ型ゲート４
を形成し、フォトレジストＣを除去する（ｆ）。次にフ
ォトレジストＤをパターニングし、絶縁膜５を等方性エ
ッチングし、絶縁膜５の端部を、フォトレジストＤの下
方に入り込ませる（ｇ）、この上からオーミッ．クメタ
ル６を全面に被着させると、フォトレジストＤの段差お
よび絶縁膜５のアンダーエッチングにより、活性層２上
のオーミックメタル６ａ．６ｂと、フォトレジストＤ上
のオーミックメタル６ｃ／とが段切れを起こす（ｈ）。
この後リフトオフ法により、フォトレジストＤとその上
のオーミックメタル６ｃを取り除くと、第４図に示した
構造のオ・−ミック電極６ａ，８ｂを有するＦＥＴが形
成される（ｉ）。
のオーミックメタル６ｃを取り除くと、第４図に示した
構造のオ・−ミック電極６ａ，８ｂを有するＦＥＴが形
成される（ｉ）。
上記の製造プロセスにおいて、問題となる点は、■フォ
トレジストを用いたリソグラフィー工程が４回と多いこ
と、■高濃度ドープ層３ａ，３ｂとフォトレジストＢの
開口部Ｂ′との目ずれにより、設計通りのオフセットが
得られないことである。
トレジストを用いたリソグラフィー工程が４回と多いこ
と、■高濃度ドープ層３ａ，３ｂとフォトレジストＢの
開口部Ｂ′との目ずれにより、設計通りのオフセットが
得られないことである。
そこで、本発明はリソグラフィー工程を減らし、さらに
セルファライメント方式を用いることによるオフセット
構造の完全化を目的としたものである。
セルファライメント方式を用いることによるオフセット
構造の完全化を目的としたものである。
１の
本発明は、上記の問題を解決するために、二層、レジス
トを用いて、その各々の層を別々に露光することにより
、中心軸がずれた段付き凹部を形成する工程と、 この二層レジストの段付き開口部を利用してＴ型ゲート
電極を形成する工程と、 このＴ型ゲート電極をマスクとしてＴ型ゲート電極の両
サイドに高濃度ドーブ層を自己整合的に形成する工程と
で構成されている。
トを用いて、その各々の層を別々に露光することにより
、中心軸がずれた段付き凹部を形成する工程と、 この二層レジストの段付き開口部を利用してＴ型ゲート
電極を形成する工程と、 このＴ型ゲート電極をマスクとしてＴ型ゲート電極の両
サイドに高濃度ドーブ層を自己整合的に形成する工程と
で構成されている。
也且
上記の構成によると、Ｔ型オフセットゲートＭＥＳ Ｆ
ＥＴを製作するためのフォトレジスト工程が、従来の４
回から２回に半減するとともに、自己整合的に高濃度ド
ープ層を形成するために、設計通りのオフセットを完全
に得ることができる。
ＥＴを製作するためのフォトレジスト工程が、従来の４
回から２回に半減するとともに、自己整合的に高濃度ド
ープ層を形成するために、設計通りのオフセットを完全
に得ることができる。
災胤旌
以下、本発明について図面を参照して説明する。
第１図は、本発明による完全自己整合的Ｔ型オフセット
ゲー｝ＭＥＳＦＥＴの一実施例の断面図である。第１図
において、１は半導体基板、２はＦＥＴの動作領域とな
る活性層、３ａ＋３ｂはオーミック電極６ａ，６ｂとの
コンタクトをとりやすくするための高濃度ドーブ層、４
はＴ型のゲート、５ａｓ５ｂは絶縁膜である。本構造の
製造プロセスを第２図に従って説明する。
ゲー｝ＭＥＳＦＥＴの一実施例の断面図である。第１図
において、１は半導体基板、２はＦＥＴの動作領域とな
る活性層、３ａ＋３ｂはオーミック電極６ａ，６ｂとの
コンタクトをとりやすくするための高濃度ドーブ層、４
はＴ型のゲート、５ａｓ５ｂは絶縁膜である。本構造の
製造プロセスを第２図に従って説明する。
半導体基板１にイオン注入等により活性層２を形成する
（ａ）。次にネガ型フォトレジストＡを塗布し開口部Ｈ
に対応するＡ゛以外を露光する（ｂ）。さらにネガ型フ
ォトレジストＢを塗布し、非露光部分Ａ′上の部分をこ
の非露光部分Ａ゜より広い面積の開口部Ｈ”に対応する
部分Ｂ”を露光する（Ｃ）。このとき未露光部分Ａ”と
Ｂ′はその中心軸を左右にずらしておく。フォトレジス
｝Ａ，Ｂを現像して段付きの開口部Ｈ，Ｈ’を形成し（
ｄ）、この上よりゲートメタル４を被着し（ｅ）、リフ
トオフ法によりＴ型のゲート電極４を形成する（ｆ）。
（ａ）。次にネガ型フォトレジストＡを塗布し開口部Ｈ
に対応するＡ゛以外を露光する（ｂ）。さらにネガ型フ
ォトレジストＢを塗布し、非露光部分Ａ′上の部分をこ
の非露光部分Ａ゜より広い面積の開口部Ｈ”に対応する
部分Ｂ”を露光する（Ｃ）。このとき未露光部分Ａ”と
Ｂ′はその中心軸を左右にずらしておく。フォトレジス
｝Ａ，Ｂを現像して段付きの開口部Ｈ，Ｈ’を形成し（
ｄ）、この上よりゲートメタル４を被着し（ｅ）、リフ
トオフ法によりＴ型のゲート電極４を形成する（ｆ）。
４のＴ型ゲート電極４はフォトレジスト開口部Ｈ，Ｈ’
の非対称により、ゲート電極４自身も左右非対称となっ
ている。この非対称Ｔ型ゲート電極４をマスクとしてイ
オン注入により高濃度ドーブ層３ａ．３ｂを形成する。
の非対称により、ゲート電極４自身も左右非対称となっ
ている。この非対称Ｔ型ゲート電極４をマスクとしてイ
オン注入により高濃度ドーブ層３ａ．３ｂを形成する。
イオン注入のマスクとなるＴ型ゲート電極４が非対称で
あるため、自己整合（セルファライン）でオフセット構
造が得られる（ｇ）。
あるため、自己整合（セルファライン）でオフセット構
造が得られる（ｇ）。
次に、絶縁膜５を堆積し（ｈ）、フォトレジスト工程を
経ることなく、ドライエッチによりエッチバックするこ
とによりＴ型ゲート電極４のサイドに側壁５ａ＊５ｂを
形成する（ｉ）。
経ることなく、ドライエッチによりエッチバックするこ
とによりＴ型ゲート電極４のサイドに側壁５ａ＊５ｂを
形成する（ｉ）。
フォトレジストＣをパターニングし、その上からオーミ
ックメタル６を全面に被着し（ｊ）、リフトオフ法によ
りフォトレジストＣを取り除くと、第１図に示した、オ
ーミック電極８ａ，Ｅｌｂを有するＴ型オフセットゲー
｝ ＭＥＳ ＦＥＴが形成される（ｋ）。
ックメタル６を全面に被着し（ｊ）、リフトオフ法によ
りフォトレジストＣを取り除くと、第１図に示した、オ
ーミック電極８ａ，Ｅｌｂを有するＴ型オフセットゲー
｝ ＭＥＳ ＦＥＴが形成される（ｋ）。
なお、ＦＥＴの性能を上げるためＬＤＤ構造をとる場合
には、第２図（ｉ）の後に、選択結晶成長による高濃度
層７ａ＋７ｂを形成し、第３図（ａ）の構造にしてもよ
いし、また同様に第２図（ｉ）の後に高濃度イオン注入
を行い、高濃度層８ａ＋８ｂを形成し、第３図（ｂ）の
構造にしてもよい。
には、第２図（ｉ）の後に、選択結晶成長による高濃度
層７ａ＋７ｂを形成し、第３図（ａ）の構造にしてもよ
いし、また同様に第２図（ｉ）の後に高濃度イオン注入
を行い、高濃度層８ａ＋８ｂを形成し、第３図（ｂ）の
構造にしてもよい。
発亘影畳む程
以上説明したように、この発明は、二層レジスト十二度
露光法による非対称段付き開口部を形成する工程と、こ
の段付き開口部を利用して非対称Ｔ型ゲート電極を形成
する工程と、このＴ型ゲート電極を利用したセルファラ
イメントオフセット形成工程を採用したことにより、フ
ォトレジスト工程の半減と目ずれのないオフセットゲー
トを形成できる効果がある。
露光法による非対称段付き開口部を形成する工程と、こ
の段付き開口部を利用して非対称Ｔ型ゲート電極を形成
する工程と、このＴ型ゲート電極を利用したセルファラ
イメントオフセット形成工程を採用したことにより、フ
ォトレジスト工程の半減と目ずれのないオフセットゲー
トを形成できる効果がある。
第１図は本発明によるＴ型オフセットゲートＭＥＳ Ｆ
ＥＴの構造断面図である。 第２図（ａ） 〜（ｋ）は本発明によるＭＥＳ ＦＥＴ
の構造プロセスを示す断面図、第３図（ａ），（ｂ）は
本発明の他の異なる実施例のＭＥＳ ＦＥＴの断面図で
ある。 第４図は従来技術によるＴ型オフセットゲートＮＥＳ
ＦＥＴの構造断面図、第５図（ａ）〜（ｉ）は従来技術
によるＭＥＳ ＦＥＴの製造プロセスを示す断面図であ
る。 １・・・・・・半導体基板、 ２・・・・・・活性層、 ３ａ，３ｂ・・・・・・高濃度ドープ層、４・・・・・
・ゲート電極、 ５ａ，５ｂ・・・・・・絶縁膜、 ６ａ，６ｂ・・・・・・オーミック電極。 第 １ 図 第 ２ 図 第 ２ 図 ７４．７４’ Ｘｖ−７尺ｆＦｉ：ｅＫＬ”よ’＞ｈ；
，Ｌｘノ令第 ３ 図 箪 ４ 闇 第 ５ 図 第 ５ 図
ＥＴの構造断面図である。 第２図（ａ） 〜（ｋ）は本発明によるＭＥＳ ＦＥＴ
の構造プロセスを示す断面図、第３図（ａ），（ｂ）は
本発明の他の異なる実施例のＭＥＳ ＦＥＴの断面図で
ある。 第４図は従来技術によるＴ型オフセットゲートＮＥＳ
ＦＥＴの構造断面図、第５図（ａ）〜（ｉ）は従来技術
によるＭＥＳ ＦＥＴの製造プロセスを示す断面図であ
る。 １・・・・・・半導体基板、 ２・・・・・・活性層、 ３ａ，３ｂ・・・・・・高濃度ドープ層、４・・・・・
・ゲート電極、 ５ａ，５ｂ・・・・・・絶縁膜、 ６ａ，６ｂ・・・・・・オーミック電極。 第 １ 図 第 ２ 図 第 ２ 図 ７４．７４’ Ｘｖ−７尺ｆＦｉ：ｅＫＬ”よ’＞ｈ；
，Ｌｘノ令第 ３ 図 箪 ４ 闇 第 ５ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 二層レジストを用いてその各々の層を別々に露光するこ
とにより、中心軸がずれた段付き開口部を形成する工程
と、 この二層レジストの段付き開口部を利用して、Ｔ型のゲ
ート電極を形成する工程と、 このＴ型のゲート電極をマスクとしてゲートの両サイド
に高濃度ドープ層を自己整合的に形成する工程とを有す
ることを特徴とするショットキ障壁ゲート電界効果型ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8332589A JPH03171635A (ja) | 1989-03-31 | 1989-03-31 | ショットキ障壁ゲート電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8332589A JPH03171635A (ja) | 1989-03-31 | 1989-03-31 | ショットキ障壁ゲート電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171635A true JPH03171635A (ja) | 1991-07-25 |
Family
ID=13799275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8332589A Pending JPH03171635A (ja) | 1989-03-31 | 1989-03-31 | ショットキ障壁ゲート電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087256A (en) * | 1996-12-18 | 2000-07-11 | Nec Corporation | Method for manufacturing modified T-shaped gate electrode |
| US6200853B1 (en) | 1998-10-08 | 2001-03-13 | Nec Corporation | Method of manufacturing semiconductor device having capacitor contact holes |
-
1989
- 1989-03-31 JP JP8332589A patent/JPH03171635A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087256A (en) * | 1996-12-18 | 2000-07-11 | Nec Corporation | Method for manufacturing modified T-shaped gate electrode |
| US6200853B1 (en) | 1998-10-08 | 2001-03-13 | Nec Corporation | Method of manufacturing semiconductor device having capacitor contact holes |
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