JPH0156533B2 - - Google Patents
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- JPH0156533B2 JPH0156533B2 JP21187884A JP21187884A JPH0156533B2 JP H0156533 B2 JPH0156533 B2 JP H0156533B2 JP 21187884 A JP21187884 A JP 21187884A JP 21187884 A JP21187884 A JP 21187884A JP H0156533 B2 JPH0156533 B2 JP H0156533B2
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- 229920002120 photoresistant polymer Polymers 0.000 claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
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- 238000000034 method Methods 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複数段のリセスを有する電界効果ト
ランジスタ（以下「FET」と略称する）を製造
する方法に関するものである。
ランジスタ（以下「FET」と略称する）を製造
する方法に関するものである。
第２図Ａ〜Ｄは従来のFETの製造方法の一例
における主要段階の状態を示す断面図である。
における主要段階の状態を示す断面図である。
まず、第２図Ａに示すように、半導体基板１の
主面上に互いの間に間隔をおいてソース電極２お
よびドレイン電極３を形成し、次いで半導体基板
１の主面上、ソース電極２の表面上およびドレイ
ン電極３の表面上にわたつてフオトレジスト膜４
を形成し、しかるのち半導体基板１の主面部の第
１段のリセスを形成すべき部分に対応するフオト
レジスト膜４の部分に開口部５を形成する。
主面上に互いの間に間隔をおいてソース電極２お
よびドレイン電極３を形成し、次いで半導体基板
１の主面上、ソース電極２の表面上およびドレイ
ン電極３の表面上にわたつてフオトレジスト膜４
を形成し、しかるのち半導体基板１の主面部の第
１段のリセスを形成すべき部分に対応するフオト
レジスト膜４の部分に開口部５を形成する。
次に、第２図Ｂに示すように、開口部５が形成
されたフオトレジスト膜４をマスクとしたエツチ
ングによつて半導体基板１の主面部に第１段のリ
セス６を形成する。
されたフオトレジスト膜４をマスクとしたエツチ
ングによつて半導体基板１の主面部に第１段のリ
セス６を形成する。
次に、第２図Ｃに示すように、フオトレジスト
膜４を除去したのちに、再び第１段のリセス６の
底面上、半導体基板１の主面上、ソース電極２の
表面上およびドレイン電極３の表面上にわたつて
フオトレジスト膜７を形成する。次いで、第１段
のリセス６の底面部の第２段のリセスを形成すべ
き部分に対応するフオトレジスト膜７の部分に開
口部８を形成したのちに、この開口部８が形成さ
れたフオトレジスト膜８をマスクとしたエツチン
グによつて第１段のリセス６の底面部に第２段の
リセス９を形成する。
膜４を除去したのちに、再び第１段のリセス６の
底面上、半導体基板１の主面上、ソース電極２の
表面上およびドレイン電極３の表面上にわたつて
フオトレジスト膜７を形成する。次いで、第１段
のリセス６の底面部の第２段のリセスを形成すべ
き部分に対応するフオトレジスト膜７の部分に開
口部８を形成したのちに、この開口部８が形成さ
れたフオトレジスト膜８をマスクとしたエツチン
グによつて第１段のリセス６の底面部に第２段の
リセス９を形成する。
最後に、第２図Ｄに示すように、開口部８が形
成されたフオトレジスト膜７の表面上と第２段の
リセス９の底面上とにゲート電極形成用金属蒸着
膜を形成したのちに、リフトオフ法によつてフオ
トレジスト膜７をその表面上の金属蒸着膜ととも
に除去すると、第２段のリセス９の底面上にゲー
ト電極１０が形成される。
成されたフオトレジスト膜７の表面上と第２段の
リセス９の底面上とにゲート電極形成用金属蒸着
膜を形成したのちに、リフトオフ法によつてフオ
トレジスト膜７をその表面上の金属蒸着膜ととも
に除去すると、第２段のリセス９の底面上にゲー
ト電極１０が形成される。
上記のような従来のFETの製造方法では、ソ
ース電極２とドレイン電極３との狭い間にリセス
６，９を形成するために二度のマスク合わせを行
う必要があるので、これらのリセス６，９が所定
位置から位置ずれし、これに伴つてゲート電極１
０も所定位置から位置ずれするおそれがあるか
ら、所定の電気的特性のFETを再現性よく製造
することは容易ではないという問題点があつた。
ース電極２とドレイン電極３との狭い間にリセス
６，９を形成するために二度のマスク合わせを行
う必要があるので、これらのリセス６，９が所定
位置から位置ずれし、これに伴つてゲート電極１
０も所定位置から位置ずれするおそれがあるか
ら、所定の電気的特性のFETを再現性よく製造
することは容易ではないという問題点があつた。
この発明は、かかる問題点を解決するためにな
されたもので、複数段のリセスを有し所定の電気
特性のFETを再現性よく製造することができる
方法を得ることを目的とする。
されたもので、複数段のリセスを有し所定の電気
特性のFETを再現性よく製造することができる
方法を得ることを目的とする。
この発明に係るFETの製造方法は、半導体基
板の主面上に互いの間に間隔をおいてソース電極
およびドレイン電極を形成したのちに、半導体基
板の主面上、ソース電極の表面上およびドレイン
電極の表面上にわたつて半導体基板をエツチング
する第１のエツチング液と異なる第２のエツチン
グ液によつてエツチングされるスペーサ膜を形成
し、このスペーサ膜の上にフオトレジスト膜を形
成する。次いで、半導体基板のソース電極とドレ
イン電極との間のゲート電極を形成すべき部分に
対応するフオトレジスト膜の部分にゲート電極の
パターンに対応するパターンを有する窓を形成
し、この窓が形成されたフオトレジスト膜をマス
クとし第２のエツチング液を用いたエツチングに
よつてスペーサ膜に上記窓のパターンに対応する
パターンを有する第１の開口部を形成したのち
に、この第１の開口部が形成されたスペーサ膜を
マスクとし第１のエツチング液を用いたエツチン
グによつて半導体基板の主面部に凹部を形成す
る。次いで、再度上記窓が形成されたフオトレジ
スト膜をマスクとし第２のエツチング液を用いた
エツチングによつてスペーサ膜に第１の開口部の
パターンを拡大して第１段のリセスのパターンに
対応するパターンを有する第２の開口部を形成し
たのちに、この第２の開口部が形成されたスペー
サ膜をマスクとし第１のエツチング液を用いたエ
ツチングによつて半導体基板の主面部に第２の開
口部のパターンに対応するパターンを有する第１
段のリセスを形成すると同時にこの第１段のリセ
スの底面部に上記凹部のパターンに対応するパタ
ーンを有する第２段のリセスを形成する。しかる
のち、上記窓が形成されたフオトレジスト膜の表
面上と第２段のリセスの底面上とにゲート電極形
成用金属蒸着膜を形成しリフトオフ法によつてフ
オトレジスト膜をその表面上の金属蒸着膜ととも
に除去して第２段のリセスの底面上にゲート電極
を形成するものである。
板の主面上に互いの間に間隔をおいてソース電極
およびドレイン電極を形成したのちに、半導体基
板の主面上、ソース電極の表面上およびドレイン
電極の表面上にわたつて半導体基板をエツチング
する第１のエツチング液と異なる第２のエツチン
グ液によつてエツチングされるスペーサ膜を形成
し、このスペーサ膜の上にフオトレジスト膜を形
成する。次いで、半導体基板のソース電極とドレ
イン電極との間のゲート電極を形成すべき部分に
対応するフオトレジスト膜の部分にゲート電極の
パターンに対応するパターンを有する窓を形成
し、この窓が形成されたフオトレジスト膜をマス
クとし第２のエツチング液を用いたエツチングに
よつてスペーサ膜に上記窓のパターンに対応する
パターンを有する第１の開口部を形成したのち
に、この第１の開口部が形成されたスペーサ膜を
マスクとし第１のエツチング液を用いたエツチン
グによつて半導体基板の主面部に凹部を形成す
る。次いで、再度上記窓が形成されたフオトレジ
スト膜をマスクとし第２のエツチング液を用いた
エツチングによつてスペーサ膜に第１の開口部の
パターンを拡大して第１段のリセスのパターンに
対応するパターンを有する第２の開口部を形成し
たのちに、この第２の開口部が形成されたスペー
サ膜をマスクとし第１のエツチング液を用いたエ
ツチングによつて半導体基板の主面部に第２の開
口部のパターンに対応するパターンを有する第１
段のリセスを形成すると同時にこの第１段のリセ
スの底面部に上記凹部のパターンに対応するパタ
ーンを有する第２段のリセスを形成する。しかる
のち、上記窓が形成されたフオトレジスト膜の表
面上と第２段のリセスの底面上とにゲート電極形
成用金属蒸着膜を形成しリフトオフ法によつてフ
オトレジスト膜をその表面上の金属蒸着膜ととも
に除去して第２段のリセスの底面上にゲート電極
を形成するものである。
この発明においては、ゲート電極のパターンに
対応するパターンを有する窓が形成されたフオト
レジスト膜のみを用いて、第１段のリセスおよび
第２段のリセスを形成し、この第２段のリセスの
底面上にゲート電極を形成するので、ゲート電極
が位置ずれするおそれが全くない。
対応するパターンを有する窓が形成されたフオト
レジスト膜のみを用いて、第１段のリセスおよび
第２段のリセスを形成し、この第２段のリセスの
底面上にゲート電極を形成するので、ゲート電極
が位置ずれするおそれが全くない。
第１図Ａ〜Ｇはこの発明の一実施例の方法にお
ける主要段階の状態を示す断面図である。
ける主要段階の状態を示す断面図である。
図において、上記従来例の方法の符号と同一符
号は同等部分を示す。
号は同等部分を示す。
まず、第１図Ａに示すように、半導体基板１の
主面上に互いの間に間隔をおいてソース電極２お
よびドレイン電極３を形成したのちに、半導体基
板１の主面上、ソース電極２の表面上およびドレ
イン電極３の表面上にわたつて半導体基板１をエ
ツチングする第１のエツチング液と異なる第２の
エツチング液でエツチングされる窒化シリコン
膜、酸化シリコン膜などからなるスペーサ膜１１
を形成する。
主面上に互いの間に間隔をおいてソース電極２お
よびドレイン電極３を形成したのちに、半導体基
板１の主面上、ソース電極２の表面上およびドレ
イン電極３の表面上にわたつて半導体基板１をエ
ツチングする第１のエツチング液と異なる第２の
エツチング液でエツチングされる窒化シリコン
膜、酸化シリコン膜などからなるスペーサ膜１１
を形成する。
次に、第１図Ｂに示すように、スペーサ膜１１
の表面上にフオトレジスト膜１２を形成し、半導
体基板１のソース電極２とドレイン電極３との間
のゲート電極を形成すべき部分に対応するフオト
レジスト膜１２の部分にゲート電極のパターンに
対応するパターンを有する窓１３を形成する。
の表面上にフオトレジスト膜１２を形成し、半導
体基板１のソース電極２とドレイン電極３との間
のゲート電極を形成すべき部分に対応するフオト
レジスト膜１２の部分にゲート電極のパターンに
対応するパターンを有する窓１３を形成する。
次に、第１図Ｃに示すように、窓１３が形成さ
れたフオトレジスト膜１２をマスクとし上記第２
のエツチング液を用いたエツチングによつてスペ
ーサ膜１１に窓１３のパターンに対応するパター
ンを有する第１の開口部１４を形成する。
れたフオトレジスト膜１２をマスクとし上記第２
のエツチング液を用いたエツチングによつてスペ
ーサ膜１１に窓１３のパターンに対応するパター
ンを有する第１の開口部１４を形成する。
次に、第１図Ｄに示すように、第１の開口部１
４が形成されたスペーサ膜１１をマスクとし上記
第１のエツチング液を用いたエツチングによつて
半導体基板１の主面部に第２段のリセスを形成す
るための凹部１５を形成する。
４が形成されたスペーサ膜１１をマスクとし上記
第１のエツチング液を用いたエツチングによつて
半導体基板１の主面部に第２段のリセスを形成す
るための凹部１５を形成する。
次に、第１図Ｅに示すように、再度、窓１３が
形成されたフオトレジスト膜１２をマスクとし上
記第２のエツチング液を用いたエツチングによつ
てスペーサ膜１１に第１の開口部１４のパターン
を拡大して第１段のリセスのパターンに対応する
パターンを有する第２の開口部１６を形成する。
形成されたフオトレジスト膜１２をマスクとし上
記第２のエツチング液を用いたエツチングによつ
てスペーサ膜１１に第１の開口部１４のパターン
を拡大して第１段のリセスのパターンに対応する
パターンを有する第２の開口部１６を形成する。
次に、第１図Ｆに示すように、第２の開口部１
６が形成されたスペーサ膜１１をマスクとした上
記第１のエツチング液を用いたエツチングによつ
て半導体基板１の主面部に第２の開口部１６のパ
ターンに対応するパターンを有する第１段のリセ
ス１７を形成すると同時に第１段のリセス１７の
底面部に凹部１５のパターンに対応するパターン
を有する第２段のリセス１８を形成する。
６が形成されたスペーサ膜１１をマスクとした上
記第１のエツチング液を用いたエツチングによつ
て半導体基板１の主面部に第２の開口部１６のパ
ターンに対応するパターンを有する第１段のリセ
ス１７を形成すると同時に第１段のリセス１７の
底面部に凹部１５のパターンに対応するパターン
を有する第２段のリセス１８を形成する。
最後に、第１図Ｇに示すように、窓１３が形成
されたフオトレジスト膜１２の表面上と第２段の
リセス１８の底面上とにゲート電極形成用金属蒸
着膜を形成し、リフトオフ法によつてフオトレジ
スト膜１２をその表面上の金属蒸着膜とともに除
去して第２段のリセス１８の底面上にゲート電極
１９を形成する。
されたフオトレジスト膜１２の表面上と第２段の
リセス１８の底面上とにゲート電極形成用金属蒸
着膜を形成し、リフトオフ法によつてフオトレジ
スト膜１２をその表面上の金属蒸着膜とともに除
去して第２段のリセス１８の底面上にゲート電極
１９を形成する。
上記のようなこの実施例の方法においては、ゲ
ート電極のパターンに対応するパターンを有する
窓１３が形成されたフオトレジスト膜１２のみを
用いて、第１段のリセス１７および第２段のリセ
ス１８を形成し、第２段のリセス１８の底面上に
ゲート電極１９を形成するので、ゲート電極１９
が位置ずれするおそれが全くないから、所定の電
気的特性のFETを再現性よく製造することがで
きる。
ート電極のパターンに対応するパターンを有する
窓１３が形成されたフオトレジスト膜１２のみを
用いて、第１段のリセス１７および第２段のリセ
ス１８を形成し、第２段のリセス１８の底面上に
ゲート電極１９を形成するので、ゲート電極１９
が位置ずれするおそれが全くないから、所定の電
気的特性のFETを再現性よく製造することがで
きる。
この発明は以上説明したとおり、ゲート電極の
パターンに対応するパターンを有する窓が形成さ
れたフオトレジスト膜のみを用いて、第１段のリ
セスおよび第２段のリセスを形成し、この第２段
のリセスの底面上にゲート電極を形成するので、
ゲート電極が位置ずれするおそれが全くないか
ら、複数段のリセスを有する所定の電気的特性の
FETを再現性よく製造することができる効果が
ある。
パターンに対応するパターンを有する窓が形成さ
れたフオトレジスト膜のみを用いて、第１段のリ
セスおよび第２段のリセスを形成し、この第２段
のリセスの底面上にゲート電極を形成するので、
ゲート電極が位置ずれするおそれが全くないか
ら、複数段のリセスを有する所定の電気的特性の
FETを再現性よく製造することができる効果が
ある。
第１図はこの発明の一実施例の方法における主
要段階の状態を順示示す断面図、第２図は従来の
FETの製造方法の一例における主要段階の状態
を順次示す断面図である。 図において、１は半導体基板、２はソース電
極、３はドレイン電極、１１はスペーサ膜、１２
はフオトレジスト膜、１３は窓、１４は第１の開
口部、１５は凹部、１６は第２の開口部、１７は
第１段のリセス、１８は第２段のリセス、１９は
ゲート電極である。なお、各図中同一符号は同一
または相当部分を示す。
要段階の状態を順示示す断面図、第２図は従来の
FETの製造方法の一例における主要段階の状態
を順次示す断面図である。 図において、１は半導体基板、２はソース電
極、３はドレイン電極、１１はスペーサ膜、１２
はフオトレジスト膜、１３は窓、１４は第１の開
口部、１５は凹部、１６は第２の開口部、１７は
第１段のリセス、１８は第２段のリセス、１９は
ゲート電極である。なお、各図中同一符号は同一
または相当部分を示す。
Claims (1)
- １ 半導体基板の主面上に互いの間に間隔をおい
てソース電極およびドレイン電極を形成する工
程、上記半導体基板の主面上、上記ソース電極の
表面上および上記ドレイン電極の表面上にわたつ
て上記半導体基板をエツチングする第１のエツチ
ング液と異なる第２のエツチング液でエツチング
されるスペーサ膜を形成しこのスペーサ膜上にフ
オトレジスト膜を形成する工程、上記半導体基板
の上記ソース電極と上記ドレイン電極との間のゲ
ート電極を形成すべき部分に対応する上記フオト
レジスト膜の部分にゲート電極のパターンに対応
するパターンを有する窓を形成する工程、上記窓
が形成されたフオトレジスト膜をマスクとし上記
第２のエツチング液を用いたエツチングによつて
上記スペーサ膜に上記窓のパターンに対応するパ
ターンを有する第１の開口部を形成する工程、上
記第１の開口部が形成されたスペーサ膜をマスク
とし上記第１のエツチング液を用いたエツチング
によつて上記半導体基板の主面部に凹部を形成す
る工程、再度上記窓が形成された上記フオトレジ
スト膜をマスクとし上記第２のエツチング液を用
いたエツチングによつて上記スペーサ膜の上記第
１の開口部のパターンを拡大して第１段のリセス
のパターンに対応するパターンを有する第２の開
口部を上記スペーサ膜に形成する工程、上記第２
の開口部が形成されたスペーサ膜をマスクとし上
記第１のエツチング液を用いたエツチングによつ
て上記半導体基板の主面部に上記第２の開口部の
パターンに対応するパターンを有する第１段のリ
セスを形成すると同時にこの第１段のリセスの底
面部に上記凹部のパターンに対応するパターンを
有する第２段のリセスを形成する工程、および上
記窓が形成されたフオトレジスト膜の表面上と上
記第２段のリセスの底面上とにゲート電極形成用
金属蒸着膜を形成しリフトオフ法によつて上記フ
オトレジスト膜をその表面上の金属蒸着膜ととも
に除去して上記第２段のリセスの底面上にゲート
電極を形成する工程を備えた電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21187884A JPS6189681A (ja) | 1984-10-08 | 1984-10-08 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21187884A JPS6189681A (ja) | 1984-10-08 | 1984-10-08 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6189681A JPS6189681A (ja) | 1986-05-07 |
| JPH0156533B2 true JPH0156533B2 (ja) | 1989-11-30 |
Family
ID=16613113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21187884A Granted JPS6189681A (ja) | 1984-10-08 | 1984-10-08 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189681A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1203822B (it) * | 1986-06-30 | 1989-02-23 | Selenia Ind Elettroniche | Struttura multistrato di fotopolimero per la realizzazione di un doppio incasso autoallineante su gaas |
| JPH023938A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JP2822404B2 (ja) * | 1988-11-22 | 1998-11-11 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
| JPH02140942A (ja) * | 1988-11-22 | 1990-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| JPH04260338A (ja) * | 1991-02-14 | 1992-09-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| EP0696053A1 (fr) * | 1994-06-29 | 1996-02-07 | Laboratoires D'electronique Philips | Procédé de réalisation d'un transistor à effet de champ à canal creusé |
| JP4907251B2 (ja) * | 2006-07-26 | 2012-03-28 | フルタ電機株式会社 | エアブロー装置の放熱機構 |
| WO2010069872A1 (en) | 2008-12-17 | 2010-06-24 | Swep International Ab | Port opening of heat exchanger |
-
1984
- 1984-10-08 JP JP21187884A patent/JPS6189681A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6189681A (ja) | 1986-05-07 |
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