JPH02231731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02231731A JPH02231731A JP5264989A JP5264989A JPH02231731A JP H02231731 A JPH02231731 A JP H02231731A JP 5264989 A JP5264989 A JP 5264989A JP 5264989 A JP5264989 A JP 5264989A JP H02231731 A JPH02231731 A JP H02231731A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置及びその製造方法に関し、特にリ
セス段が２段になったゲートリセス構造（以下、リセス
構造という）とＴ型ゲートを有する電界効果トランジス
タ及びその製造方法に関するものである． 〔従来の技術〕 第３図は従来の電界効果トランジスタのリセス構造とＴ
型ゲート電極構造を示した図である．図において、ｌは
ＧａＡｓ基板、２は活性層、２３′はＴ型のゲート電極
、２２はリセス部、Ｗはリセスの幅、ｔはリセスの深さ
、ａはゲート電極２３′の下の活性層２の厚さ、Ｉｌ．
はゲート電極２３′の長さである。
セス段が２段になったゲートリセス構造（以下、リセス
構造という）とＴ型ゲートを有する電界効果トランジス
タ及びその製造方法に関するものである． 〔従来の技術〕 第３図は従来の電界効果トランジスタのリセス構造とＴ
型ゲート電極構造を示した図である．図において、ｌは
ＧａＡｓ基板、２は活性層、２３′はＴ型のゲート電極
、２２はリセス部、Ｗはリセスの幅、ｔはリセスの深さ
、ａはゲート電極２３′の下の活性層２の厚さ、Ｉｌ．
はゲート電極２３′の長さである。
次に第４図（ａ）〜（ｊ）を用いて従来の電界効果トラ
ンジスタの製造方法について説明する．まず、第４図（
ａ）に示すように窒化膜３を基板１上に形成された活性
層２の上にプラズマＣＶＤ等で堆積し、次に電子ビーム
用レジスト，例えば、ＰＭＭＡ （ポリメチルメタクリ
レート）レジスト２０をスピンコート等で塗布する． 次に第４図（ロ）のようにＰＭＭＡレジスト２０に電子
ビーム２１を照射し、現像する事によって第４図（Ｃ）
のように開口部を形成する．次に第４図（ｄ）のように
ＲＩＥ等の手段を用いて窒化膜をエッチングした後、第
４図（ｅ）に示すように化学エッチングによって活性層
２をリセスエッチングし、リセス開口部２２を形成する
。
ンジスタの製造方法について説明する．まず、第４図（
ａ）に示すように窒化膜３を基板１上に形成された活性
層２の上にプラズマＣＶＤ等で堆積し、次に電子ビーム
用レジスト，例えば、ＰＭＭＡ （ポリメチルメタクリ
レート）レジスト２０をスピンコート等で塗布する． 次に第４図（ロ）のようにＰＭＭＡレジスト２０に電子
ビーム２１を照射し、現像する事によって第４図（Ｃ）
のように開口部を形成する．次に第４図（ｄ）のように
ＲＩＥ等の手段を用いて窒化膜をエッチングした後、第
４図（ｅ）に示すように化学エッチングによって活性層
２をリセスエッチングし、リセス開口部２２を形成する
。
その後、第４図（ｆ）に示すようにＰＭＭＡレジスト２
０を除去した後、第４図（６）のようにゲート金属２３
を蒸着等の手段で全面に形成する．次に第４図（ロ）に
示すようにネガレジスト２４でＴ型ゲートの頭部のパタ
ーン形成をした後、第４図（ｉ）のようにミーリング等
の手段でゲート金属２３をエッチングし、ゲート電極２
３′を形成する．最後に第４図（ｊ）に示すようにネガ
レジスト２４と窒化膜３を除去する事によってリセス開
口部２２にＴ型のゲート電極２３′を有するリセス型Ｔ
型ゲート電界効果トランジスタを完成する．ここで本構
造の電界効果トランジスタではゲート電極２３′の取付
部の活性層２をエッチングにより所定の電流値、 １−Ｎ−ａ になるように活性層厚さａまで掘込むリセス構造となっ
ている（ただし、Ｎはキャリア濃度）。このリセス構造
のリセス幅Ｗとリセス深さｔにより、電界効果トランジ
スタのＲＦ性能およびゲート逆方向耐圧が大きく左右さ
れる。またゲート逆方向耐圧を大きくするにつれてＲＦ
性能が劣化するという傾向がある．これらの原因として
はゲニ゜ト逆方向耐圧を決定する空乏層の拡がり，及び
ＲＦ特性に大きな影響を与える寄生抵抗ならびに寄生容
量がリセス構造により大きく変化する事があげられ、リ
セス幅Ｗとリセス深さｔの最適化が試みられている．し
かしながら、リセス幅Ｗとリセス深さｔを制御する方法
では高耐圧化、高性能化に制約が多く、また従来の１段
リセス構造ではりセスエッヂへの電界集中が起こり、ゲ
ート・ドレイン間の電界集中を分散するこどができず、
他方、これらの寄生抵抗と寄生容量の改善策としてＴ型
ゲ一ト構造も採用しているが、このＴ型ゲート構造の採
用も１段リセス構造では寄生抵抗や寄生容量の低減には
十分効果が発揮できない． このように上記のような従来の電界効果トランジスタで
は、高耐圧化．高性能化に制約が多く、ゲート逆方向耐
圧を向上させ、かつゲート・ソース間の寄生抵抗を低減
することは、１段リセス構造のリセス幅Ｗとリセス深さ
ｔの最適化．及びＴ型ゲート構造の採用だけでは困難で
あり、またこのような構造のリセスではゲート・ドレイ
ン間の電界集中がリセスエッヂ１箇所に集申す葛という
問題があった． そこで、上記従来例の１段リセス構造の改善をはかった
ものとして以下に示すものがある．即ち、第５図（ａ）
〜（ｇ）は、特開昭６１−８９６８１号公報に示された
２段リセス構造を有する半導体装置の製造方法の各主要
工程を示しており、図において、３１は半導体基板、３
２はソース電極、３３はドレイン電極、４１はスペーサ
膜、４２はフォトレジスト膜、４３は窓、４４は第１の
開口部、４５は凹部、４６は第２の開口部、４７は第１
段のリセス、４日は第２段のリセス、４９はゲート電極
である． 次に製造方法について説明する． まず、第５図（ａ）に示すように半導体基板３ｌの主面
上に一定の間隔をおいてソース電極３２及びドレイン電
極３３を形成した後に、半導体基仮３１の主面上，ソー
ス電極３２の表面上及びドレイン電極３３の表面上にわ
たって半導体基板３１をエッチングする第１のエッチン
グ液と異なる第２のエッチング液でエッチングされる窒
化シリコン膜，酸化シリコン膜などからなるスペーサ膜
４１を形成する。
０を除去した後、第４図（６）のようにゲート金属２３
を蒸着等の手段で全面に形成する．次に第４図（ロ）に
示すようにネガレジスト２４でＴ型ゲートの頭部のパタ
ーン形成をした後、第４図（ｉ）のようにミーリング等
の手段でゲート金属２３をエッチングし、ゲート電極２
３′を形成する．最後に第４図（ｊ）に示すようにネガ
レジスト２４と窒化膜３を除去する事によってリセス開
口部２２にＴ型のゲート電極２３′を有するリセス型Ｔ
型ゲート電界効果トランジスタを完成する．ここで本構
造の電界効果トランジスタではゲート電極２３′の取付
部の活性層２をエッチングにより所定の電流値、 １−Ｎ−ａ になるように活性層厚さａまで掘込むリセス構造となっ
ている（ただし、Ｎはキャリア濃度）。このリセス構造
のリセス幅Ｗとリセス深さｔにより、電界効果トランジ
スタのＲＦ性能およびゲート逆方向耐圧が大きく左右さ
れる。またゲート逆方向耐圧を大きくするにつれてＲＦ
性能が劣化するという傾向がある．これらの原因として
はゲニ゜ト逆方向耐圧を決定する空乏層の拡がり，及び
ＲＦ特性に大きな影響を与える寄生抵抗ならびに寄生容
量がリセス構造により大きく変化する事があげられ、リ
セス幅Ｗとリセス深さｔの最適化が試みられている．し
かしながら、リセス幅Ｗとリセス深さｔを制御する方法
では高耐圧化、高性能化に制約が多く、また従来の１段
リセス構造ではりセスエッヂへの電界集中が起こり、ゲ
ート・ドレイン間の電界集中を分散するこどができず、
他方、これらの寄生抵抗と寄生容量の改善策としてＴ型
ゲ一ト構造も採用しているが、このＴ型ゲート構造の採
用も１段リセス構造では寄生抵抗や寄生容量の低減には
十分効果が発揮できない． このように上記のような従来の電界効果トランジスタで
は、高耐圧化．高性能化に制約が多く、ゲート逆方向耐
圧を向上させ、かつゲート・ソース間の寄生抵抗を低減
することは、１段リセス構造のリセス幅Ｗとリセス深さ
ｔの最適化．及びＴ型ゲート構造の採用だけでは困難で
あり、またこのような構造のリセスではゲート・ドレイ
ン間の電界集中がリセスエッヂ１箇所に集申す葛という
問題があった． そこで、上記従来例の１段リセス構造の改善をはかった
ものとして以下に示すものがある．即ち、第５図（ａ）
〜（ｇ）は、特開昭６１−８９６８１号公報に示された
２段リセス構造を有する半導体装置の製造方法の各主要
工程を示しており、図において、３１は半導体基板、３
２はソース電極、３３はドレイン電極、４１はスペーサ
膜、４２はフォトレジスト膜、４３は窓、４４は第１の
開口部、４５は凹部、４６は第２の開口部、４７は第１
段のリセス、４日は第２段のリセス、４９はゲート電極
である． 次に製造方法について説明する． まず、第５図（ａ）に示すように半導体基板３ｌの主面
上に一定の間隔をおいてソース電極３２及びドレイン電
極３３を形成した後に、半導体基仮３１の主面上，ソー
ス電極３２の表面上及びドレイン電極３３の表面上にわ
たって半導体基板３１をエッチングする第１のエッチン
グ液と異なる第２のエッチング液でエッチングされる窒
化シリコン膜，酸化シリコン膜などからなるスペーサ膜
４１を形成する。
次に、第５図℃）に示すように、スペーサ膜４１の表面
上にフォトレジスト膜４２を形成し、半導体基板３１の
ソース電極３２とドレイン電極３３との間のゲート電極
を形成すべき部分に対応するフォトレジスト膜４２の部
分にゲート電極のパターンに対応するパターンを有する
窓を形成する。
上にフォトレジスト膜４２を形成し、半導体基板３１の
ソース電極３２とドレイン電極３３との間のゲート電極
を形成すべき部分に対応するフォトレジスト膜４２の部
分にゲート電極のパターンに対応するパターンを有する
窓を形成する。
次に、第５図（Ｃ）に示すように、窓４３が形成された
フォトレジスト膜４２をマスクとし、上記第２のエッチ
ング液を用いたエッチングによってスペーサ膜４１に窓
４３のパターンに対応するパターンを有する第１の開口
部４４を形成する．次に第５図（ｄ）に示すように、第
１の開口部４４が形成されたスペーサ膜４ｌをマスクと
し上記第１のエッチング液を用いたエッチングによって
半導体蒸板３１の主面部に第２のリセスを形成するため
の凹部４５を形成する． 次に第５図（ｅ）に示すように、再度、窓４３が形成さ
れたフォトレジスト膜４２をマスクとし上記第２のエッ
チング液を用いたエッチングによってスペーサ膜４１に
第１の開口部４４のパターンを拡大して第１段のリセス
のパターンに対応するパターンを有する第２の開口部４
６を形成する．次に、第５図（ｆ）に示すように、第２
の開口部４６が形成されたスペーサ膜４１をマスクとし
て上記第１のエッチング液を用いたエッチングによって
半導体基板ｌの主面部に第２の開口部４６のパターンに
対応するパターンを有する第１段のりセス４７を形成す
ると同時に第１段のリセス４７の底面部に凹部４５のパ
ターンに対応する第２段のリス４８を形成する． 最後に、第５図（６）に示すように、窓４２が形成され
たフォトレジスト膜４２の表面上と第２段のリセス４８
の底面上とにゲート電極形成用金属蒸着膜を形成し、リ
フトオフ法によってフォトレジスト膜４２をその表面上
の金属蒸着膜とともに除去して第２段のリセス４８の底
面上にゲート電極４９を形成し、２段リセス構造の素子
を完成する。
フォトレジスト膜４２をマスクとし、上記第２のエッチ
ング液を用いたエッチングによってスペーサ膜４１に窓
４３のパターンに対応するパターンを有する第１の開口
部４４を形成する．次に第５図（ｄ）に示すように、第
１の開口部４４が形成されたスペーサ膜４ｌをマスクと
し上記第１のエッチング液を用いたエッチングによって
半導体蒸板３１の主面部に第２のリセスを形成するため
の凹部４５を形成する． 次に第５図（ｅ）に示すように、再度、窓４３が形成さ
れたフォトレジスト膜４２をマスクとし上記第２のエッ
チング液を用いたエッチングによってスペーサ膜４１に
第１の開口部４４のパターンを拡大して第１段のリセス
のパターンに対応するパターンを有する第２の開口部４
６を形成する．次に、第５図（ｆ）に示すように、第２
の開口部４６が形成されたスペーサ膜４１をマスクとし
て上記第１のエッチング液を用いたエッチングによって
半導体基板ｌの主面部に第２の開口部４６のパターンに
対応するパターンを有する第１段のりセス４７を形成す
ると同時に第１段のリセス４７の底面部に凹部４５のパ
ターンに対応する第２段のリス４８を形成する． 最後に、第５図（６）に示すように、窓４２が形成され
たフォトレジスト膜４２の表面上と第２段のリセス４８
の底面上とにゲート電極形成用金属蒸着膜を形成し、リ
フトオフ法によってフォトレジスト膜４２をその表面上
の金属蒸着膜とともに除去して第２段のリセス４８の底
面上にゲート電極４９を形成し、２段リセス構造の素子
を完成する。
上記の製造方法による半導体装置によれば、ゲート電極
形成部分を２段リセス構造とすることができるので、リ
セスエッヂへの電界集中．を緩和でき、素子の耐圧を大
きくすることができる．〔発明が解決しようとする課題
〕 しかしながら、上記のよ・うな従来の電界効果トランジ
スタの製造方法によれば、リセスの中央部にゲート電極
が形成されるのでゲート・ソース間距離は常にゲート・
ドレイン間距離と等しくなり、素子のＲＦ特性の向上に
つながるドレイン耐圧の向上とゲート・ソース間容量．
ソース抵抗の低減を同時に図ることができなかった．ま
た、このような製造方法によれば、形成されるゲート電
極は台形状となり、ゲート長を０，５μｍ以下に形成す
ることは極めて困難であり、また、ゲート長の微細化を
図るためにはＥＢあるいはＦＩＢ等の装置の使用を必要
とし、量産の上で問題があった．さらにこのようなゲー
ト電極構造ではゲート長の微細化を図るにしたがうてゲ
ート断面積が減少してしまい、ゲート抵抗を低減するこ
とが困難であった．また、上記製造方法によれば、第１
段のリセス４７の幅は第５図（ｅ）の工程におけるスペ
ーサ膜４１のサイドエッチングの程度により決定するが
、このサイドエッチの終点はフォトレジスト４２の下に
入り込んでおり、終点検出が困難であるため、エッチン
グを制御性良くしかも再現性良く形成することができな
かった。このように従来の半導体装置，及びその製造方
法では高耐圧化・高性能化に制約が多《、ゲート逆方向
耐圧を向上させるとともにゲート抵抗，及びゲート・ソ
ース間の寄生抵抗を低減することは困難であった．この
発明は、係る問題点を解決するためになされたもので、
寄生抵抗の低減や寄生容量の低減を図ることができ、Ｒ
Ｆ性能及びゲート逆方向耐圧が大きい高性能で高耐圧の
再現性に優れた半導体装置及びその製造方法を提供する
ことを目的とする． 〔課題を解決するための手段〕 この発明に係る半導体装置は、半導体基板上のソース電
極とドレイン電極間に形成された幅の広い上段リセス部
と、この上段リセス部にドレイン電極側よりもソース電
極側に近づけて配置した幅の狭い下段リセス部と、この
下段リセス部に幅広の頭部を有するＴ型のゲート電極と
を備えたことを特徴とするものである． また、この発明に係る半導体装置の製造方法は、半導体
基板上にダミーゲート部を残して幅の広い上段リセス部
を形成し、Ｔ型ゲート電極の頭部を形成するためのパタ
ーンを形成した後、このパターンを活用してダミーゲー
トの頭出しを行ない、幅の狭い下段リセス部をソース電
極側に近付けて形成して２段リセス構造を得、さらに下
段リセス部にＴ型ゲート電極を形成するようにしたもの
である．さらに詳細に言えば、半導体基板上の活性層上
に第１の窒化膜を形成し、第１のレジストパターンをマ
スクとして、第１の窒化膜，及び活性層をエッチングし
、幅Ｗ６３′のゲート・ソースリセス部．幅ｗ．Ｄ’の
ゲート・ドレインリセス部，及び幅Ｗ６ ′のダミーゲ
ート部を、゜Ｗ６３′〈ＷＧｌ，（但し、Ｗａｓ ’
＋Ｗ＠ ’ ＋Ｗｅ＊ ’−ＷＧ）の関係に形成し、
この第１のレジストパターン及び第１の窒化膜を除去し
た後、基板全面に上記ダミーゲート部，ゲート・ソース
リセス部．及びゲート・ドレインリセス部を埋め込むよ
うに第２の窒化膜を形成し、この上にＴ型ゲート電極の
頭部を形成するためのＴ型ゲート頭部開口部を有する第
２のレジストパターンを形成し、このパターンをマスク
として第２の窒化膜をエッチングし、ダミーゲート部の
頭出しを行い、第２のレジスト，及び第２の窒化膜をマ
スクとして幅ＷＧの下段リセス部を形成するとともに、
幅ＷａＳの上段ゲート・ソースリセス部．及び幅ＷＧＩ
，の上段ゲート・ドレインリセス部（但し、ＷＧ＋ＷＧ
。＋Ｗ ｓ ｓ ＝ Ｗ ）を形成し、その後、リフト
オフ法，第２の窒化膜を除去する工程を経て下段リセス
部に幅広の頭部を脊するＴ型のゲート電極を形成し、２
段リセス部にＴ型ゲート電極が形成されたゲート構造を
存する半導体装置を得るようにしたものである． 〔作用〕 この発明における半導体装置は、幅の広レ゜）リセス段
とゲート電極を形成する幅の狭いリセス段とを有し、か
つ幅の狭いリセス段はソース電極側に寸法を近づけて配
置され、幅の狭いリセス段にＴ型ゲート電極を有するよ
うに構成されているので、リセス部が２段に形成された
ことにより電界集中が分離され、さらにゲート・ドレイ
ン間の電界が分散され、動作層とバッファ層間のリーク
電流を減少できる．また幅の狭いリセス段をソース電極
側に寸法を近づけて配置している為、ソース・ゲート間
寄生抵抗の増大が抑制される．また、Ｔ型ゲートの採用
により、微細ゲート長ｌ，にょる寄生容量の低減とゲー
ト断面積の増大による寄生抵抗の低減もなさしめられ、
高性能化・高耐圧化を図ることができる． また、この発明の半導体装置の製造方法では、ダミーゲ
ート部を残して上段リセスエッチングを行った後に、ダ
ミーゲー上部を頭出しして下段リセスエッチングを行う
事によって寸法制御よく２段リセス構造を得るようにす
ると共に、前記リセス段形成後にＴ型ゲート電極を形成
するようにしたので、オフセット式２段リセス構造のＴ
型ゲート電極構造の電界効果トランジスタを従来技術の
装置類で十分に達成できるため、高耐圧・高性能な電界
効果トランジスタが安価で精度よ《得られる．また幅の
広いリセス段と幅の狭いリセス段を容易に精度良く構成
できる効果があり、前記リセス段形成時にゲート電極形
成パターンも精度よ《形成される為に、Ｔ型ゲート電極
の形成も容易に精度良く達成できる． 〔実施例〕 以下、この発明の一実施例による半導体装置．及びその
製造方法を図について説明する．第１図は、この発明の
半導体装置の一実施例としての電界効果トランジスタを
示し、第２図（ａ）〜（鎖は第１図の半導体装置の製造
工程における各主要工程の一例を説明するための図であ
る。
形成部分を２段リセス構造とすることができるので、リ
セスエッヂへの電界集中．を緩和でき、素子の耐圧を大
きくすることができる．〔発明が解決しようとする課題
〕 しかしながら、上記のよ・うな従来の電界効果トランジ
スタの製造方法によれば、リセスの中央部にゲート電極
が形成されるのでゲート・ソース間距離は常にゲート・
ドレイン間距離と等しくなり、素子のＲＦ特性の向上に
つながるドレイン耐圧の向上とゲート・ソース間容量．
ソース抵抗の低減を同時に図ることができなかった．ま
た、このような製造方法によれば、形成されるゲート電
極は台形状となり、ゲート長を０，５μｍ以下に形成す
ることは極めて困難であり、また、ゲート長の微細化を
図るためにはＥＢあるいはＦＩＢ等の装置の使用を必要
とし、量産の上で問題があった．さらにこのようなゲー
ト電極構造ではゲート長の微細化を図るにしたがうてゲ
ート断面積が減少してしまい、ゲート抵抗を低減するこ
とが困難であった．また、上記製造方法によれば、第１
段のリセス４７の幅は第５図（ｅ）の工程におけるスペ
ーサ膜４１のサイドエッチングの程度により決定するが
、このサイドエッチの終点はフォトレジスト４２の下に
入り込んでおり、終点検出が困難であるため、エッチン
グを制御性良くしかも再現性良く形成することができな
かった。このように従来の半導体装置，及びその製造方
法では高耐圧化・高性能化に制約が多《、ゲート逆方向
耐圧を向上させるとともにゲート抵抗，及びゲート・ソ
ース間の寄生抵抗を低減することは困難であった．この
発明は、係る問題点を解決するためになされたもので、
寄生抵抗の低減や寄生容量の低減を図ることができ、Ｒ
Ｆ性能及びゲート逆方向耐圧が大きい高性能で高耐圧の
再現性に優れた半導体装置及びその製造方法を提供する
ことを目的とする． 〔課題を解決するための手段〕 この発明に係る半導体装置は、半導体基板上のソース電
極とドレイン電極間に形成された幅の広い上段リセス部
と、この上段リセス部にドレイン電極側よりもソース電
極側に近づけて配置した幅の狭い下段リセス部と、この
下段リセス部に幅広の頭部を有するＴ型のゲート電極と
を備えたことを特徴とするものである． また、この発明に係る半導体装置の製造方法は、半導体
基板上にダミーゲート部を残して幅の広い上段リセス部
を形成し、Ｔ型ゲート電極の頭部を形成するためのパタ
ーンを形成した後、このパターンを活用してダミーゲー
トの頭出しを行ない、幅の狭い下段リセス部をソース電
極側に近付けて形成して２段リセス構造を得、さらに下
段リセス部にＴ型ゲート電極を形成するようにしたもの
である．さらに詳細に言えば、半導体基板上の活性層上
に第１の窒化膜を形成し、第１のレジストパターンをマ
スクとして、第１の窒化膜，及び活性層をエッチングし
、幅Ｗ６３′のゲート・ソースリセス部．幅ｗ．Ｄ’の
ゲート・ドレインリセス部，及び幅Ｗ６ ′のダミーゲ
ート部を、゜Ｗ６３′〈ＷＧｌ，（但し、Ｗａｓ ’
＋Ｗ＠ ’ ＋Ｗｅ＊ ’−ＷＧ）の関係に形成し、
この第１のレジストパターン及び第１の窒化膜を除去し
た後、基板全面に上記ダミーゲート部，ゲート・ソース
リセス部．及びゲート・ドレインリセス部を埋め込むよ
うに第２の窒化膜を形成し、この上にＴ型ゲート電極の
頭部を形成するためのＴ型ゲート頭部開口部を有する第
２のレジストパターンを形成し、このパターンをマスク
として第２の窒化膜をエッチングし、ダミーゲート部の
頭出しを行い、第２のレジスト，及び第２の窒化膜をマ
スクとして幅ＷＧの下段リセス部を形成するとともに、
幅ＷａＳの上段ゲート・ソースリセス部．及び幅ＷＧＩ
，の上段ゲート・ドレインリセス部（但し、ＷＧ＋ＷＧ
。＋Ｗ ｓ ｓ ＝ Ｗ ）を形成し、その後、リフト
オフ法，第２の窒化膜を除去する工程を経て下段リセス
部に幅広の頭部を脊するＴ型のゲート電極を形成し、２
段リセス部にＴ型ゲート電極が形成されたゲート構造を
存する半導体装置を得るようにしたものである． 〔作用〕 この発明における半導体装置は、幅の広レ゜）リセス段
とゲート電極を形成する幅の狭いリセス段とを有し、か
つ幅の狭いリセス段はソース電極側に寸法を近づけて配
置され、幅の狭いリセス段にＴ型ゲート電極を有するよ
うに構成されているので、リセス部が２段に形成された
ことにより電界集中が分離され、さらにゲート・ドレイ
ン間の電界が分散され、動作層とバッファ層間のリーク
電流を減少できる．また幅の狭いリセス段をソース電極
側に寸法を近づけて配置している為、ソース・ゲート間
寄生抵抗の増大が抑制される．また、Ｔ型ゲートの採用
により、微細ゲート長ｌ，にょる寄生容量の低減とゲー
ト断面積の増大による寄生抵抗の低減もなさしめられ、
高性能化・高耐圧化を図ることができる． また、この発明の半導体装置の製造方法では、ダミーゲ
ート部を残して上段リセスエッチングを行った後に、ダ
ミーゲー上部を頭出しして下段リセスエッチングを行う
事によって寸法制御よく２段リセス構造を得るようにす
ると共に、前記リセス段形成後にＴ型ゲート電極を形成
するようにしたので、オフセット式２段リセス構造のＴ
型ゲート電極構造の電界効果トランジスタを従来技術の
装置類で十分に達成できるため、高耐圧・高性能な電界
効果トランジスタが安価で精度よ《得られる．また幅の
広いリセス段と幅の狭いリセス段を容易に精度良く構成
できる効果があり、前記リセス段形成時にゲート電極形
成パターンも精度よ《形成される為に、Ｔ型ゲート電極
の形成も容易に精度良く達成できる． 〔実施例〕 以下、この発明の一実施例による半導体装置．及びその
製造方法を図について説明する．第１図は、この発明の
半導体装置の一実施例としての電界効果トランジスタを
示し、第２図（ａ）〜（鎖は第１図の半導体装置の製造
工程における各主要工程の一例を説明するための図であ
る。
これらの図において、第３図及び第４図と同一符号は同
一部分を示し、４は窒化膜３の上に塗布形成されるボジ
型レジスト、５は幅ＷＧ ’ を有する活性層２の上段
部を化学エッチングした時のダミーゲート部、６は幅Ｗ
６８′を有する活性層２の上段部を化学エッチングした
時の上段ゲート・ソースリセス開口部、７は幅Ｗ。′を
有する活性層２の上段部を化学エッチングした時の上段
ゲート・ドレインリセス開口部、８はそれぞれの開口部
６．７を覆うように基板全面に堆積した窒化膜、９はＴ
型ゲート頭部を形成するためのレジスト、１０はレジス
ト９のＴ型ゲート頭部の開口部、ｌ１はダミーゲート５
の頭出し部、１２は幅ｗ６を有する活性層２の下段部を
化学エッチングした下段リセス部、１３は幅ＷＧ雪を有
する下段リセス部ｌ２を形成した後に形成される上段ゲ
ート・ソースリセス開口部、１４は同様に形成される幅
Ｗ。
一部分を示し、４は窒化膜３の上に塗布形成されるボジ
型レジスト、５は幅ＷＧ ’ を有する活性層２の上段
部を化学エッチングした時のダミーゲート部、６は幅Ｗ
６８′を有する活性層２の上段部を化学エッチングした
時の上段ゲート・ソースリセス開口部、７は幅Ｗ。′を
有する活性層２の上段部を化学エッチングした時の上段
ゲート・ドレインリセス開口部、８はそれぞれの開口部
６．７を覆うように基板全面に堆積した窒化膜、９はＴ
型ゲート頭部を形成するためのレジスト、１０はレジス
ト９のＴ型ゲート頭部の開口部、ｌ１はダミーゲート５
の頭出し部、１２は幅ｗ６を有する活性層２の下段部を
化学エッチングした下段リセス部、１３は幅ＷＧ雪を有
する下段リセス部ｌ２を形成した後に形成される上段ゲ
ート・ソースリセス開口部、１４は同様に形成される幅
Ｗ。
を有する上段ゲート・ドレインリセス開口部、１５は幅
Ｗの上段のリセス幅、１６はゲート電極、１６ａ，１６
ｂはゲート電極用金属、１７はゲート電極１６のゲート
長２，である． 次に、第１図の電界効果トランジスタの製造方法を説明
する． まず、第２図（ａ）において、ＧａＡｓ半導体基板１上
にエビタキシャル成長により、あるいは基板１内にイオ
ン注入することにより、約１μｍ程度の層厚に活性層２
を形成する．その後、活性層２一上にＳＬＯ，ＳｉＮ，
ＳｉＯＮ等の窒化膜３をプラズマＣｖＤ等の方法により
１０００人〜２０００人堆積し、その上にポジレジスト
４を堆積して上段リセス部を形成する為のパターニング
をする．この時のレジストパターンは、ダミーゲート形
成部のパターン寸法が０．４〜０．．５μｍで、しかも
ソース・ゲート間リセス開口部の幅がドレイン・ゲート
間リセス開口部の幅よりも狭くなるように、好まし《は
これらの開口部の幅がｌ：２の比率で形成されるような
パターン形状とする．次に、第２図（ハ）に示すように
、このパターン４を用いて、まず窒化膜３をＲＩＥ等で
除去した後、活性層２を化学エッチングでリセスエッチ
ングし、幅ＷＧ′（グ０．２μｍ）のダミーゲート５と
幅ｗ．，”の上段ゲート・ソースリセス開口部６と幅Ｗ
ｏ′の上段ゲート・ドレインリセス開口部７を形成する
． 次に第２図（Ｃ）に示す様に、ボジレジスト４と窒化膜
３を除去した後、活性層２の上にブラブマＣＶＤ等の方
法により窒化膜８を形成し、さらに窒化膜８の上にレジ
ストを形成し、Ｔ型ゲート電極の頭部を形成する為のＴ
型ゲート頭部開口部１ｏを有するレジストパターン９を
形成する．但し、Ｔ型ゲート頭部開口部の幅は上記の上
段リセス開口部の長さＷ （ ＝Ｗａｏ ’ ＋Ｗｔ．
ｓ ’ ＋Ｗｂ ’ ）よりも短くなるようにパター
ン設計する． 次に第２図（ロ）に示すように窒化膜８をＲＩＥ等でエ
ッチングしダミーゲート５を頭出ししてダミーゲート頭
出し部１１を得、続いて第２図（ｅ）に示す様に活性層
２を例えば酒石酸のウエットエッチング等により化学エ
ッチングし、幅ＷＧの下段リセス１２を形成し、これに
よって幅Ｗｓを有する上段ゲート・ソースリセス開口部
１３と幅ＷＧＤを有する上段ゲート・ドレインリセス開
口部１４を得る．以上によって本発明の幅Ｗ（−ＷＧ。
Ｗの上段のリセス幅、１６はゲート電極、１６ａ，１６
ｂはゲート電極用金属、１７はゲート電極１６のゲート
長２，である． 次に、第１図の電界効果トランジスタの製造方法を説明
する． まず、第２図（ａ）において、ＧａＡｓ半導体基板１上
にエビタキシャル成長により、あるいは基板１内にイオ
ン注入することにより、約１μｍ程度の層厚に活性層２
を形成する．その後、活性層２一上にＳＬＯ，ＳｉＮ，
ＳｉＯＮ等の窒化膜３をプラズマＣｖＤ等の方法により
１０００人〜２０００人堆積し、その上にポジレジスト
４を堆積して上段リセス部を形成する為のパターニング
をする．この時のレジストパターンは、ダミーゲート形
成部のパターン寸法が０．４〜０．．５μｍで、しかも
ソース・ゲート間リセス開口部の幅がドレイン・ゲート
間リセス開口部の幅よりも狭くなるように、好まし《は
これらの開口部の幅がｌ：２の比率で形成されるような
パターン形状とする．次に、第２図（ハ）に示すように
、このパターン４を用いて、まず窒化膜３をＲＩＥ等で
除去した後、活性層２を化学エッチングでリセスエッチ
ングし、幅ＷＧ′（グ０．２μｍ）のダミーゲート５と
幅ｗ．，”の上段ゲート・ソースリセス開口部６と幅Ｗ
ｏ′の上段ゲート・ドレインリセス開口部７を形成する
． 次に第２図（Ｃ）に示す様に、ボジレジスト４と窒化膜
３を除去した後、活性層２の上にブラブマＣＶＤ等の方
法により窒化膜８を形成し、さらに窒化膜８の上にレジ
ストを形成し、Ｔ型ゲート電極の頭部を形成する為のＴ
型ゲート頭部開口部１ｏを有するレジストパターン９を
形成する．但し、Ｔ型ゲート頭部開口部の幅は上記の上
段リセス開口部の長さＷ （ ＝Ｗａｏ ’ ＋Ｗｔ．
ｓ ’ ＋Ｗｂ ’ ）よりも短くなるようにパター
ン設計する． 次に第２図（ロ）に示すように窒化膜８をＲＩＥ等でエ
ッチングしダミーゲート５を頭出ししてダミーゲート頭
出し部１１を得、続いて第２図（ｅ）に示す様に活性層
２を例えば酒石酸のウエットエッチング等により化学エ
ッチングし、幅ＷＧの下段リセス１２を形成し、これに
よって幅Ｗｓを有する上段ゲート・ソースリセス開口部
１３と幅ＷＧＤを有する上段ゲート・ドレインリセス開
口部１４を得る．以上によって本発明の幅Ｗ（−ＷＧ。
＋ＷａＳ＋Ｗ０）の上段リセス１５と幅ＷＧの下段リセ
ス１λとを、下段リセスの幅ＷＧ１２をＷ ｅ ＊ ＜
Ｗ ｅ ｎの位置関係で形成し、ゲート・ドレイン間
隔よりもゲート・ソース間隔を狭くしたオフセット式の
２段リセス構造が形成される． 次に第１図げ）のように、基板全面にシッットキーメタ
ルとしてＴｉ／Ｍｏ／Ａｕ，Ｔｉ／Ａ１等の金属を電子
ビーム蒸着等の手段で約１μｍ堆積し、次にリフトオフ
等でゲート金属１６ａ．１６ｂ、レジスト９を除去し、
続いて窒化膜８をウエットエッチング等の方法により除
去することに−よって、第１図（９）に示すゲート長！
，１７のオフセット式２段リセスＴ型ゲート構造の電界
効果トランジスタを得る． 以上のように本発明の製造方法によれば、第２図（ａ）
〜（ｂ）の工程で示すように幅０．４〜０．５μｍを有
するダミーゲート形成用のレジスト４をマスクとして窒
化膜３及び活性層２を順次サイドエッチングして幅Ｗ６
′のダミーゲート５を形成し、しかもこのダミーゲー
ト５の幅Ｗａ ’により、のちに形成されるＴ型ゲー
ト１６のゲート長ｌ，を決定するようにしたので、第２
図（ａ）〜（ロ）の工程での活性層２のサイドエッチン
グを制御することにより、ゲート長！，を０． ５μ
ｍ以下、例えば０．２μｍにまで微細化することができ
、微細なゲート電極１６を精度良く形成することができ
る．また、ゲート長の微細化に伴ないゲート寄生容量も
低減することができる．また、ゲート電極１６の形状を
Ｔ型構造としたので、ゲート電極の断面積を大きくする
ことができ、ゲート抵抗の低減を図ることもできる．ま
た、さらにはリセス部を２段に形成するとともに幅の狭
いリセス段をソース電極側に近づけて配置している為、
電界集中を分離でき、動作層とバッファ層間のリーク電
流を減少でき、ゲート・ドレイン間の電界を分散するこ
とができるとともに、ソース・ゲート間抵抗の増大を抑
制することができる．以上から、ＲＦ特性を向上でき、
素子の高性能化及び高耐圧化を図ることができる。
ス１λとを、下段リセスの幅ＷＧ１２をＷ ｅ ＊ ＜
Ｗ ｅ ｎの位置関係で形成し、ゲート・ドレイン間
隔よりもゲート・ソース間隔を狭くしたオフセット式の
２段リセス構造が形成される． 次に第１図げ）のように、基板全面にシッットキーメタ
ルとしてＴｉ／Ｍｏ／Ａｕ，Ｔｉ／Ａ１等の金属を電子
ビーム蒸着等の手段で約１μｍ堆積し、次にリフトオフ
等でゲート金属１６ａ．１６ｂ、レジスト９を除去し、
続いて窒化膜８をウエットエッチング等の方法により除
去することに−よって、第１図（９）に示すゲート長！
，１７のオフセット式２段リセスＴ型ゲート構造の電界
効果トランジスタを得る． 以上のように本発明の製造方法によれば、第２図（ａ）
〜（ｂ）の工程で示すように幅０．４〜０．５μｍを有
するダミーゲート形成用のレジスト４をマスクとして窒
化膜３及び活性層２を順次サイドエッチングして幅Ｗ６
′のダミーゲート５を形成し、しかもこのダミーゲー
ト５の幅Ｗａ ’により、のちに形成されるＴ型ゲー
ト１６のゲート長ｌ，を決定するようにしたので、第２
図（ａ）〜（ロ）の工程での活性層２のサイドエッチン
グを制御することにより、ゲート長！，を０． ５μ
ｍ以下、例えば０．２μｍにまで微細化することができ
、微細なゲート電極１６を精度良く形成することができ
る．また、ゲート長の微細化に伴ないゲート寄生容量も
低減することができる．また、ゲート電極１６の形状を
Ｔ型構造としたので、ゲート電極の断面積を大きくする
ことができ、ゲート抵抗の低減を図ることもできる．ま
た、さらにはリセス部を２段に形成するとともに幅の狭
いリセス段をソース電極側に近づけて配置している為、
電界集中を分離でき、動作層とバッファ層間のリーク電
流を減少でき、ゲート・ドレイン間の電界を分散するこ
とができるとともに、ソース・ゲート間抵抗の増大を抑
制することができる．以上から、ＲＦ特性を向上でき、
素子の高性能化及び高耐圧化を図ることができる。
以上のように本発明の半導体装置によれば、半導体基板
上のソース電極とドレイン電極間に形成された幅の広い
上段リセス部と、この上段リセス部にドレイン電極側よ
りもソース電極側に近づけて配置した幅の狭い下段リセ
ス部と、この下段リセス部に幅広の頭部を有するＴ型の
ゲート電極とを備えた２段リセスＴ型ゲート構造とした
ので、リセス部が２段に形成されたことにより電界集中
が分離され、ゲート・ドレイン間の電界が分散され、動
作層とバッファ層間のリーク電流を減少できる．また幅
の狭いリセス段をソース電極側に寸法を近づけて配置し
ている為、ソース・ゲート間寄生抵抗の増大が抑制され
る．また、Ｔ型ゲートの採用により、微細ゲート長！，
による寄生容量の低減とゲート断面積の増大による寄生
抵抗の低減もなさしめられ、高性能化，高耐圧化を図る
ことができる．また、この発明の半導体装置の製造方法
によれば、半導体基板上にダミーゲート部を残して幅の
広い上段リセス部を形成し、Ｔ型ゲート電極の頭部を形
成するためのパターンを形成した後、このパターンを活
用してダミーゲートの頭出しを行ない、幅の狭い下段リ
セス部をソース電極側に近付けて形成して２段リセス構
造を得た後、下段リセス部にＴ型ゲート電極を形成する
ようにしたので、従来技術の装置類でオフセット式２段
リセス構造のＴ型ゲート電極構造の電界効果トランジス
タを十分に製造できるため、高耐圧．高性能な電界効果
トランジスタが安価で精度よく得られる効果がある．ま
た幅の広いリセス段と幅の狭いリセス段を容易に精度良
く構成できる効果があり、前記リセス段形成時にゲート
電極形成パターンも精度よく形成される為に、Ｔ型ゲー
ト電極の形成も容易に精度良く達成できる効果がある．
上のソース電極とドレイン電極間に形成された幅の広い
上段リセス部と、この上段リセス部にドレイン電極側よ
りもソース電極側に近づけて配置した幅の狭い下段リセ
ス部と、この下段リセス部に幅広の頭部を有するＴ型の
ゲート電極とを備えた２段リセスＴ型ゲート構造とした
ので、リセス部が２段に形成されたことにより電界集中
が分離され、ゲート・ドレイン間の電界が分散され、動
作層とバッファ層間のリーク電流を減少できる．また幅
の狭いリセス段をソース電極側に寸法を近づけて配置し
ている為、ソース・ゲート間寄生抵抗の増大が抑制され
る．また、Ｔ型ゲートの採用により、微細ゲート長！，
による寄生容量の低減とゲート断面積の増大による寄生
抵抗の低減もなさしめられ、高性能化，高耐圧化を図る
ことができる．また、この発明の半導体装置の製造方法
によれば、半導体基板上にダミーゲート部を残して幅の
広い上段リセス部を形成し、Ｔ型ゲート電極の頭部を形
成するためのパターンを形成した後、このパターンを活
用してダミーゲートの頭出しを行ない、幅の狭い下段リ
セス部をソース電極側に近付けて形成して２段リセス構
造を得た後、下段リセス部にＴ型ゲート電極を形成する
ようにしたので、従来技術の装置類でオフセット式２段
リセス構造のＴ型ゲート電極構造の電界効果トランジス
タを十分に製造できるため、高耐圧．高性能な電界効果
トランジスタが安価で精度よく得られる効果がある．ま
た幅の広いリセス段と幅の狭いリセス段を容易に精度良
く構成できる効果があり、前記リセス段形成時にゲート
電極形成パターンも精度よく形成される為に、Ｔ型ゲー
ト電極の形成も容易に精度良く達成できる効果がある．
第１図は本発明の一実施例による半導体装置を示す断面
図、第２図（ａ）〜（自）は本発明の一実施例による半
導体装置の製造方法を示す主要工程の断面図、第３図は
従来の半導体装置を示す断面図、第４図（ａ）〜（ｊ）
は第３図の半導体装置の製造方法を示す主要工程の断面
図、第５図（ａ）〜（６）は他の従来例による半導体装
置の製造方法を示す主要工程の断面図である． 図において、１はＧａＡｓ基板、２は活性層、３は窒化
膜、４はポジ型レジスト、５はダミーゲート部、６は上
段ゲート・ソースリセス開口部、７は上段ゲート・ドレ
インリセス開口部、８は窒化膜、９はレジスト、１０は
Ｔ型ゲート頭部開口部、１１はダミーゲート頭出し部、
１２は下段リセス部、１３は上段ゲート・ソースリセス
開口部、１４は上段ゲート・ドレインリセス開口部、ｌ
５は上段リセス幅、１６はゲート電極、１６ａ，１６ｂ
はゲート金属、ｌ７はゲート長である．なお図中同一符
号は同一又は相当部分を示す。
図、第２図（ａ）〜（自）は本発明の一実施例による半
導体装置の製造方法を示す主要工程の断面図、第３図は
従来の半導体装置を示す断面図、第４図（ａ）〜（ｊ）
は第３図の半導体装置の製造方法を示す主要工程の断面
図、第５図（ａ）〜（６）は他の従来例による半導体装
置の製造方法を示す主要工程の断面図である． 図において、１はＧａＡｓ基板、２は活性層、３は窒化
膜、４はポジ型レジスト、５はダミーゲート部、６は上
段ゲート・ソースリセス開口部、７は上段ゲート・ドレ
インリセス開口部、８は窒化膜、９はレジスト、１０は
Ｔ型ゲート頭部開口部、１１はダミーゲート頭出し部、
１２は下段リセス部、１３は上段ゲート・ソースリセス
開口部、１４は上段ゲート・ドレインリセス開口部、ｌ
５は上段リセス幅、１６はゲート電極、１６ａ，１６ｂ
はゲート金属、ｌ７はゲート長である．なお図中同一符
号は同一又は相当部分を示す。
Claims (3)
- （１）半導体基板上のソース電極とドレイン電極との間
に形成された幅の広い上段リセス部と、該上段リセス部
にドレイン電極側よりもソース電極側に近付けて配置さ
れた幅の狭い下段リセス部と、 該下段リセス部に配置された幅広の頭部を有するＴ型の
ゲート電極とを備えたことを特徴とする半導体装置。 - （２）２段リセス部に幅広の頭部を有するＴ型のゲート
電極を有する半導体装置の製造方法において、 半導体基板上にダミーゲート部を残して幅の広い上段リ
セス部を形成する工程と、 Ｔ型ゲート電極の頭部を形成するためのパターンを形成
する工程と、 上記パターンを活用して、上記ダミーゲート部の頭出し
をした後、幅の狭い下段リセス部をソース電極側に近付
けて形成し、２段リセス構造を得る工程と、 上記下段リセス部にＴ型ゲート電極を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - （３）２段リセス部に幅広の頭部を有するＴ型のゲート
電極を有する半導体装置の製造方法において、 半導体基板上の活性層上に第１の窒化膜を形成し、第１
のレジストパターンをマスクとして、該第１の窒化膜、
及び活性層をエッチングし、幅Ｗ＿Ｇ＿＿３′のゲート
・ソースリセス部、幅Ｗ＿Ｇ＿Ｄ′のゲート・ドレイン
リセス部、及び幅Ｗ＿Ｇ′のダミーゲート部を、Ｗ＿Ｇ
＿Ｓ′＜Ｗ＿Ｇ＿Ｄ′（但し、Ｗ＿Ｇ＿Ｓ′＋Ｗ＿Ｇ′
＋Ｗ＿Ｇ＿Ｄ′＝Ｗ）の関係に形成する第１の工程と、
上記第１のレジストパターン及び第１の窒化膜を除去し
た後、基板全面に上記ダミーゲート部、ゲート・ソース
リセス部、及びゲート・ドレインリセス部を埋め込むよ
うに第２の窒化膜を形成し、該第２の窒化膜上にＴ型ゲ
ート電極の頭部を形成するためのＴ型ゲート頭部開口部
を有する第２のレジストパターンを形成する第２の工程
と、該第２のレジストパターンをマスクとして上記第２
の窒化膜をエッチングし、上記ダミーゲート部の頭出し
を行う第３の工程と、 上記第２のレジスト及び第２の窒化膜をマスクとして上
記活性層をエッチングし、幅Ｗ＿Ｇの下段リセス部を形
成するとともに、幅Ｗ＿Ｇ＿Ｓの上段ゲート・ソースリ
セス部、及び幅Ｗ＿Ｇ＿Ｄの上段ゲート・ドレインリセ
ス部（但し、Ｗ＿Ｇ＋Ｗ＿Ｇ＿Ｄ＋Ｗ＿Ｇ＿Ｓ＝Ｗ）を
形成する第４の工程と、 基板全面にゲート電極金属を蒸着し、リフトオフ法によ
り上記第２のレジスト及びその上に形成されたゲート電
極金属を除去し、その後さらに上記第２の窒化膜を除去
して、上記下段リセス部に幅広の頭部を有するＴ型のゲ
ート電極を形成する第５の工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052649A JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
| DE1989616412 DE68916412T2 (de) | 1989-03-03 | 1989-11-29 | Halbleiteranordnung mit einem eingefügten Gate und Verfahren zur Herstellung. |
| EP19890312416 EP0385031B1 (en) | 1989-03-03 | 1989-11-29 | Semiconductor device with a recessed gate, and a production method thereof |
| US07/606,855 US5139968A (en) | 1989-03-03 | 1990-10-31 | Method of producing a t-shaped gate electrode |
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|---|---|---|---|
| JP1052649A JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
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|---|---|
| JPH02231731A true JPH02231731A (ja) | 1990-09-13 |
| JPH0828380B2 JPH0828380B2 (ja) | 1996-03-21 |
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Family Applications (1)
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|---|---|---|---|
| JP1052649A Expired - Lifetime JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JPH0828380B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206936A (ja) * | 1990-11-30 | 1992-07-28 | Rohm Co Ltd | 電界効果トランジスタの製造方法 |
| KR20160114922A (ko) * | 2015-03-25 | 2016-10-06 | 경북대학교 산학협력단 | 반도체 소자 제조방법 |
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|---|---|---|---|---|
| JPS63104380A (ja) * | 1986-10-20 | 1988-05-09 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS63208275A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 電界効果型トランジスタ |
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|---|---|---|---|---|
| IT1203822B (it) * | 1986-06-30 | 1989-02-23 | Selenia Ind Elettroniche | Struttura multistrato di fotopolimero per la realizzazione di un doppio incasso autoallineante su gaas |
-
1989
- 1989-03-03 JP JP1052649A patent/JPH0828380B2/ja not_active Expired - Lifetime
- 1989-11-29 DE DE1989616412 patent/DE68916412T2/de not_active Expired - Fee Related
- 1989-11-29 EP EP19890312416 patent/EP0385031B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0385031A1 (en) | 1990-09-05 |
| DE68916412D1 (de) | 1994-07-28 |
| EP0385031B1 (en) | 1994-06-22 |
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| DE68916412T2 (de) | 1994-11-17 |
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