JPH0384937A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にリセス段
が２段になったゲートリセス構造（以下、リセス構造と
いう）を有する電界効果トランジスタの製造方法に関す
るものである。

〔従来の技術〕

第４図は従来の１段のリセス構造を有する電界効果トラ
ンジスタを示す断面図である。

図において、１はＧａＡｓ基板、２は活性層、３はリセ
ス部、４はゲート電極、Ｗはリセス部３の幅、ｔはリセ
ス部３の深さ、ａはゲート電極４の下部の活性層２の厚
さ、Ｌｇはゲート電極４の長さである。

上記１段リセス構造の電界効果トランジスタにおいては
、ゲート電極４の取付部の活性層２をエツチングにより
、所定の電流値Ｉ＝Ｎ−ａ（ただし、Ｎはキャリア濃度
）になるように活性７１厚さａまで掘り込む構造となっ
ている。そして、このリセス構造のリセス幅Ｗとリセス
深さｔにより、電界効果トランジスタのＲＦ性能および
ゲート逆方向耐圧が大きく左右する。またゲート逆方向
耐圧を大きくするにつれてＲＦ性能が劣化するという傾
向がある。これらの原因としてはゲート逆方向耐圧を決
定する空乏層の拡がり及びＲＦ特性に大きな影響を与え
る寄生抵抗ならびに寄生容量が、リセス構造により大き
く変化する事があげられ、リセス幅Ｗとリセス深さｔの
最適化が試みられている。しかしながら、リセス幅Ｗと
リセス深さｔを制御する方法では、高耐圧化および高性
能化に制約が多く、また上記１段リセス構造では、ゲー
ト・ドレイン間の電界集中がリセスエツジ１箇所に集中
するという問題があった。

そこで、上記１段リセス構造の改善をはかったものとし
て、下記に示す２段リセス構造の電界効果トランジスタ
がある。

即ち、第５図（ａ）〜（ｈ）は、２段リセス構造を有す
る半導体装置の製造方法の主要工程を示す断面図であり
、図において、５はソース電極、６はドレイン電極、７
，９は第１および第２のレジスト膜、８はＧａＡｓ等の
半導体基板、１０は上段リセス部、１）は下段リセス部
、１２はゲート電極形成用金属、１２ａはゲート電極で
ある。

次に、上記２段リセス構造の半導体装置の製造工程につ
いて説明する。

まず、第５図（ａ）に示すように、半導体基板８の主面
上に所定の間隔をおいてソース電極５およびドレイン電
極６を形成した後に、半導体基板８の主面上並びにソー
ス電極５及びドレイン電極６の表面上にわたって、第１
のレジスト膜７を形成する。

次に、第５図（ｂ）に示すように、第１のレジスト膜７
に、幅の広い上段リセス部に対応する開口窓７ａを有し
たパターンを形成する。

次に、第５図（ｃ）に示すように、幅の広い上段リセス
部に対応したパターンが形成された第１のレジストＪＩ
Ｉ７をマスクとして、エツチングを行い、上記半導体基
板８の主面部に上段リセス部ｌＯを形成する。その後第
１のレジストＷＡ７を取り除く。

次に、第５図（ｄ）に示すように、上段リセス部ｌＯの
表面上、半導体基板８の主面上、並びにソース電極５及
びドレイン電極６の表面上にわたって、第２のレジスト
膜９を形成する。

次に、第５図（ｅ）に示すように、第２のレジスト膜９
に、ゲート電極を設ける位置に・対応する開口窓９ａを
有するパターンを形成する。

次に、第５図（ｆ）に示すように、ゲート電極のパター
ンに対応する第２のレジスト膜９をマスクとして、エツ
チングを行い、幅の広い上段リセス部ｌＯ内に、幅の狭
い下段リセス部１）を形成する。

次に、第５図（ｇ）に示すように、第２のレジスト膜９
の表面上及び下段リセス部１）上にゲート電極形成用の
金属膜を蒸着してゲート電極形成用金属１２、ゲート電
極１２ａを形成する。

最後に、第５図（ｈ）に示すように、リフトオフ法によ
り第２のレジスト膜９をその表面上のゲート電極形成用
金属１２とともに除去して、下段リセス部１）の底面上
にゲート電極１２ａを有する２段リセス構造の電界効果
トランジスタを完成する。

以上のようにして製造された２段リセス構造の電界効果
トランジスタによれば、リセスエツジへの電界集中を緩
和することができるとともに、素子の耐圧を大きくする
ことができる。

〔発明が解決しようとする課題〕

しかしながら、上記の様な従来の２段リセス構造の電界
効果トランジスタの製造方法によれば、第５図（ｄ）に
示すように、幅の広い上段リセス部１０を形成した後、
第２のレジスト膜９の塗布を行う際、上段リセス部ＩＯ
の段差によって、塗布される第２のレジストＪｇｉ９の
膜厚が均一でなくなる。

そのため、ゲート電極１２を形成する際、ゲート長の制
御が難しくなり、かつ微細化が困難であり歩留りを低下
させていた。

この発明は上記の様な従来の問題点を解消するためにな
されたもので、微細ゲートを有する２段リセス構造の電
界効果１〜ランジスタを、制御性良く、かつ歩留りを大
幅に向上させるような半導体装置の製造方法を提供する
ことを目的とする。

〔課題を解決するための手段〕

■この発明に係る半導体装置の第１の製造方法は、半導
体基板上のソース電極とドレイン電極との間に幅の狭い
下段リセス部と幅の広い上段リセス部を有し、該下段リ
セス部にゲート電極を形成するものであって、 半導体基板上にレジスト膜を塗布し、微細なゲート電極
に対応するパターンを形成し、エツチングにより幅の狭
い下段リセス部を形成した後、ゲート電極金属を蒸着し
て、リフトオフ法により上記レジスト膜を除去して下段
リセス部にゲート電極を形成する工程と、 該下段リセス部を含む半導体基板表面に絶縁膜を形成し
、上段リセス部に対応するレジストパターンをマスクと
して、上段リセス部に対応する半導体基板の表面部以外
及び下段リセス部内に該絶縁膜を残すようにエツチング
し、さらに、残った絶縁膜をエツチングマスクとして上
段リセス部を形成する工程とからなる半導体装置の製造
方法である。

■この発明に係る半導体装置の製造方法は、半導体基板
上のソース電極とドレイン電極との間に幅の狭い下段リ
セス部と幅の広い上段リセス部を有し、該下段リセス部
にゲート電極を形成するものであって、 半導体基板上にレジスト膜を塗布し、微細なゲート電極
に対応するパターンを形成し、エツチングにより幅の狭
い下段リセス部を形成した後、ゲート電極金属を蒸着し
て、リフトオフ法により上記レジスト膜を除去して下段
リセス部にゲート電極を形成する工程と、 上段リセス部に対応する半導体基板の表面部以外及び下
段リセス部内にレジスト膜が残るようにレジストパター
ンを形成し、該レジスト膜をエツチングマスクとして上
段リセス部を形成する工程とからなる半導体装置の製造
方法である。

〔作用〕

この発明による半導体装置の製造方法によれば、まず最
初に幅の狭い下段リセス部を形成し、その下段リセス部
にゲート電極を形成した後に、幅の広い上段リセス部を
形成するようになっているので、ゲート電極を微細化す
ることが可能となる。

そして微細なゲート電極を形成することができるため、
寄生容量の低減もでき、高性能の電界効果トランジスタ
が得られる。

また、下段リセス部、ゲート電極を形成した後に、下段
リセス部内に絶縁膜又はレジスト膜を残すようにエツチ
ングして上段リセス部を形成するので、ゲート長寸法及
び２段リセス構造の寸法を制御良く得ることができ、従
来より高性能の電界効果トランジスタが得られる。

〔実施例〕

以下、この発明の一実施例による半導体装置の製造方法
を第１図（ａ）　〜（ｅ）、第２図（ａ）〜（ｆ）、第
３図（ａ）〜（ｄ）に従って説明する。

図において、５はソース電極、６はドレイン電極、８は
半導体基板、１２はゲート電極形成用金属膜、１２ａは
ゲート電極、１３は微細ゲートを形成するための電子ビ
ーム用のポジ型レジストであるＰＭＭＡ　（ポリメタク
リル酸メチル〉、１４は電子ビーム露光によって形成さ
れた下段リセス部に対応するＰＭＭＡの開口窓、１５は
上記開口窓１４を通しＰＭＭＡ１３をマスクとして化学
エツチングしたときに形成される下段リセス部、１６は
下段リセス部１５を含む半導体基板８上に堆積させた絶
縁膜、１７は上段リゼス部を形成するためのレジスト膜
、１８は下段リセス部１５内に残った絶縁膜、１９は絶
縁膜１６、１７をマスクとして化学エツチングしたとき
に形成される上段リセス部、２０はレジスト膜、２１は
下段リセス部１５内に残ったレジスト膜、２２はレジス
ト膜２０．２１をマスクとして化学エツチングしたとき
に形成される上段リセス部である。

まず、第１図（ａ）に示すように、半導体基板８の主面
上にソース電極５、ドレイン電極６を形成した後に、半
導体基板８の表面上並びにソース電極５及びドレイン１
）！極６の表面上にわたって電子ビーム用のポジ型レジ
ストであるＰＭＭＡ　（ポリメタクリル酸メチル）　１
３を５０００〜１００００人塗布形成する。

次に、第１図（ｂ）に示すように、上記ＰＭＭＡ１３に
対して電子ビーム露光を行い、ゲート部に対応するパタ
ーンを描画して現像することにより、０．１〜０．３−
のパターンの開口窓１４を形成する。

次に、第１図（ｃ）に示すように、上記ＰＭＭＡ１３を
マスクとして開口窓１４を通して半導体基板８を化学エ
ツチングすることにより、幅の狭い下段リセス部１５を
必要な深さまで形成する。

次に、第１図（ｄ）に示すように、ＰＭＭＡ１３の表面
上及び下段リセス部１５にゲート電極形成用金属ＷＡ１
２を電子ビーム蒸着等により蒸着し、ゲート電極１２ａ
を形成する。

次に、第１図（ｅ）に示すように、リフトオフ法を用い
てゲート電極形成用金属膜１２をＰＭＭＡ１３とともに
除去すると、ゲート長０．１〜０．３ｐｓのゲート電極
１２が下段リセス部１５の底部に現れる。

次に、第１図（ｅ）の後、下段リセス部内を絶縁膜で覆
った状態でエツチングして上段リセス部を形成する方法
と、下段リセス部内をレジスト膜で覆った状態でエツチ
ングして上段リセス部を形成する方法とについて説明す
る。

まず、下段リセス部内に絶縁膜を残して上段リセス部を
形成する方法について第２図（ａ）〜（ｆ）に従って説
明する。

第２図（ａ）に示すように、第１図（ｅ）で形成された
ゲート電極１２ａ、下段リセス部１５、ソース電極５及
びドレイン電極６の表面上、並びに半導体基板８の主面
上に、ＳｉＯ，ＳｉＮ、５ｉＯＮ等の絶縁膜１６をプラ
ズマＣＶＤ等の方法により３０００〜１００００人堆積
する。

次に、第２図（ｂ）に示すように、上記絶縁膜１６上に
レジスト膜１７を形成する。

次に、第２図（ｃ）に示すように、上記レジストＷＡ＋
７に、上段リセス部に対応する位置に開口窓１７ａが設
けられたパターンを写真製版によって形成する。

次に、第２図（ｄ）に示すように、上段リセス部に対応
したパターンを有する上記レジスト膜１７をマスクとし
て、上記絶縁膜１６をＲＩＥ等によりエツチングを行う
、このときのエツチングは、上段リセス部に対応した部
分の半導体基板８の表面が現れ、かつ下段リセス部１５
内に絶縁膜１８が残るようにｆ！Ｎ御しつつ行われる。

次に、第２図（ｅ）に示すように、表面に残った絶縁膜
１６．１８をマスクとして化学エツチングを行い、上段
リセス部１９を形成する。

最後に、第２図（ｎに示すように、表面に残っていた上
記絶縁ｇ　１６．１８をウェットエツチングにより除去
することにより、微細ゲートを有する２段リセス構造の
電界効果トランジスタを完成させる。

次に、下段リセス部内にレジスト膜を残して上段リセス
部を形成する方法について、第３図（ａ）〜（ｄ）に従
って説明する。

第３図（ａ）に示すように、第１図（ｅ）で形成された
ゲート電極１２ａ、下段リセス部１５、ソース電極５及
びドレイン電極６の表面上、並びに半導体基板８の主面
上に、上段リセス部を形成するためのレジスト膜２０を
５０００人〜ｔｏｏｏｏ人形戒する。

次に、第３図（ｂ）に示すように、上段リセス部に対応
する開口窓２０ａを有するパターンを写真製版技術によ
り形成する。このとき下段リセス部１５内にレジスト膜
２１を残し、かつ上段リセス部に対応する部分の半導体
基板８の表面が現れるように制御する。

次に、第３図（Ｃ）に示すように、下段リセス部１５内
に残ったレジスト膜２１とパターン形成のレジスト１）
１２０とをマスクとして化学エツチングを行い、上段リ
セス部２２を形成する。

次に、第３図（ｄ）に示すように、残っていたレジスト
膜２０．２１を除去することによって、微細ゲ−トを有
する２段リセス構造の電界効果トランジスタを得る。

〔発明の効果〕

以上のようにこの発明に係る半導体装置の製造方法によ
れば、下段リセス部及びゲート電極を形成した後に、上
段リセス部を形成することができるため、ゲート長を０
．１〜０．３１ｍまで微細化することができ、また、こ
のゲート長の微細化に伴い、ゲート寄生容量を低減する
ことができる。その結果、高耐圧、高性能の電解効果ト
ランジスタを、安価で制御性良く、かつ高歩留りで製造
することができる。

さらに、リセスエツジへの電界集中を分離でき、かつゲ
ート・ドレイン間の電界を分離して動作層とバッファ層
間のリーク電流を減少することができる２段リセス構造
の電界効果トランジスタを、容易に形成することができ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）はこの発明に係る半導体装置の製
造方法の前期工程の実施例を示す断面図、第２図（ａ）
〜（ｆ）、第３図（ａ）〜（ｄ）はそれぞれこの発明に
係る半導体装置の製造方法の後期工程の実施例を示す断
面図、第４図は従来の半導体装置を示す断面図、第５図
（ａ）〜（ｈ）は従来の半導体装置の製造方法を示す断
面図である。 図中、５はソース電極、６はドレイン電極、８は半導体
基板、１２はゲート電極形成用金属、１２ａはゲート電
極、１３はＰＭＭＡ、１４は開口窓、１５は下段リセス
部、１６．１８は絶縁膜、１７はレジスト膜、１９は上
段リセス部、２０．２１はレジスト膜、２２は上段リセ
ス部である。 なお、図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上のソース電極とドレイン電極との間
   に幅の狭い下段リセス部と幅の広い上段リセス部を有し
   、該下段リセス部にゲート電極を形成する半導体装置の
   製造方法であって、 半導体基板上のソース電極とドレイン電極との間に幅の
   狭い下段リセス部を形成し、該下段リセス部内にゲート
   電極を形成する工程と、 該下段リセス部を含む半導体基板表面に絶縁膜を形成し
   、レジストパターンをマスクとして、上段リセス部に対
   応する半導体基板の表面部が現われるようにするととも
   に下段リセス部内に該絶縁膜を残すようにエッチングし
   、さらに、残った絶縁膜をマスクにしてエッチングを行
   い上段リセス部を形成する工程とからなる半導体装置の
   製造方法。
2. （２）半導体基板上のソース電極とドレイン電極との間
   に幅の狭い下段リセス部と幅の広い上段リセス部を有し
   、該下段リセス部にゲート電極を形成する半導体装置の
   製造方法であって、 半導体基板上のソース電極とドレイン電極との間に幅の
   狭い下段リセス部を形成し、該下段リセス部内にゲート
   電極を形成する工程と、 上段リセス部に対応する半導体基板の表面部が現われる
   ようにするとともに下段リセス部内にレジスト膜が残る
   ようにレジストパターンを形成し、該レジスト膜をエッ
   チングマスクとして上段リセス部を形成する工程とから
   なる半導体装置の製造方法。