JPH0327536A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0327536A JPH0327536A JP4086189A JP4086189A JPH0327536A JP H0327536 A JPH0327536 A JP H0327536A JP 4086189 A JP4086189 A JP 4086189A JP 4086189 A JP4086189 A JP 4086189A JP H0327536 A JPH0327536 A JP H0327536A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は化合物半導体からなるンヨ１・キー接合型電界
効果トランジスタあるいは変調ドープ電界効果トランジ
スタ（以下、あわせてＦＥＴと記す）の自己整合的な製
造方法に関するものであり、シａットキーゲートの空乏
層を表面空乏層から切り離すことで低ソース抵抗、高耐
圧を実現できる二重リセス構造を、制御性良くしかも短
ゲート長で容易に実現するためのものである。
効果トランジスタあるいは変調ドープ電界効果トランジ
スタ（以下、あわせてＦＥＴと記す）の自己整合的な製
造方法に関するものであり、シａットキーゲートの空乏
層を表面空乏層から切り離すことで低ソース抵抗、高耐
圧を実現できる二重リセス構造を、制御性良くしかも短
ゲート長で容易に実現するためのものである。
従来の技術
一般に短ゲート長でかつリセス構造を有するＦＥＴは電
子線（以下、ＥＢと記す）露光機を用いてゲート部分を
形成する。最も基本的な例を挙げると、まず半導体ｎ型
導電層１１」二に第一のＥＢ露光用レジス｝ ＩＩＩ
１ ２を塗布し、露光を施して第一の開口部１３を形成
する（第２図（ａ））。そして第一のレジスト膜１２を
マスクにｎ型導電層１１を所望の深さまでエッチングし
、第一のリセス１４を形成する（第２図（ｂ））。つぎ
に第一のレジスト膜１２を除去した後、第一のリセスを
形成したときと同様に、第二のＥＢ露光用レジスト膜１
５を塗布して露光し、第一のリセス１４」二に第二の開
口部を設けてエッチングを施し、第二のリセス１６を形
成する（第２図（Ｃ））。そして全面に金属膜１７を蒸
着したのち（第２図（ｄ））、リフトオフで余分な金属
を除去してゲート電極１８を形成する（第２図（ｅ））
。
子線（以下、ＥＢと記す）露光機を用いてゲート部分を
形成する。最も基本的な例を挙げると、まず半導体ｎ型
導電層１１」二に第一のＥＢ露光用レジス｝ ＩＩＩ
１ ２を塗布し、露光を施して第一の開口部１３を形成
する（第２図（ａ））。そして第一のレジスト膜１２を
マスクにｎ型導電層１１を所望の深さまでエッチングし
、第一のリセス１４を形成する（第２図（ｂ））。つぎ
に第一のレジスト膜１２を除去した後、第一のリセスを
形成したときと同様に、第二のＥＢ露光用レジスト膜１
５を塗布して露光し、第一のリセス１４」二に第二の開
口部を設けてエッチングを施し、第二のリセス１６を形
成する（第２図（Ｃ））。そして全面に金属膜１７を蒸
着したのち（第２図（ｄ））、リフトオフで余分な金属
を除去してゲート電極１８を形成する（第２図（ｅ））
。
発明が解決しようとする課題
しかしながらこのようにして形成されたＦＥＴはゲート
電極の位置が露光機の合わせの精度に大きく依存する。
電極の位置が露光機の合わせの精度に大きく依存する。
そのため表面電位効果の大きいＧａＡｓ等ではゲート電
極、ソース電極間隔のバラつきがソース抵抗のバラつき
となり、相互コンダクタンス、利得といった特性に影饗
を与えることになる。ところが短ゲート長でしかもリセ
ス構造を有するＦＥＴとなるとＥＢ露光機に頼らざるを
得ない面があり困難な問題点であった。
極、ソース電極間隔のバラつきがソース抵抗のバラつき
となり、相互コンダクタンス、利得といった特性に影饗
を与えることになる。ところが短ゲート長でしかもリセ
ス構造を有するＦＥＴとなるとＥＢ露光機に頼らざるを
得ない面があり困難な問題点であった。
本発明はかかる点に鑑み、高耐圧、低ソース抵抗といっ
た良好な特他を実現できる二重リセスｌ’Ｍ造を、極め
て短ゲート長のゲート電極を有しながらも制御性良く形
成することのできるＦＥＴの自己整合的な製造方法を提
供することを目的とする。
た良好な特他を実現できる二重リセスｌ’Ｍ造を、極め
て短ゲート長のゲート電極を有しながらも制御性良く形
成することのできるＦＥＴの自己整合的な製造方法を提
供することを目的とする。
課題を解決するための手段
本発明は上述の問題点を解決するため、半導体基板上に
所望の第一の開口部を有する第一の膜を形成する工程と
、前記第一の膜をマスクに前記半導体基板に第一のリセ
スを形成する工程と、前記第一の膜および前記第一のリ
セスに第二の膜を多重堆積する工程と、前記第二の膜を
エッチングし前記第一のリセス上に前記第一のリセスよ
りも小さい第二の開口部を設ける工程と、前記第二の膜
をマスクに前記第一のリセスに第二のリセスを形成する
工程と、前記第二の開口部をマスクに電極を形成する工
程を備えたものである。
所望の第一の開口部を有する第一の膜を形成する工程と
、前記第一の膜をマスクに前記半導体基板に第一のリセ
スを形成する工程と、前記第一の膜および前記第一のリ
セスに第二の膜を多重堆積する工程と、前記第二の膜を
エッチングし前記第一のリセス上に前記第一のリセスよ
りも小さい第二の開口部を設ける工程と、前記第二の膜
をマスクに前記第一のリセスに第二のリセスを形成する
工程と、前記第二の開口部をマスクに電極を形成する工
程を備えたものである。
作用
本発明は前記した構成により、多重堆積法を用いること
で、第二のリセスおよびゲート電極を形成するためのマ
スクとなる第二の開口部を第一の開口部の中心に自己整
合的に設けることができる。
で、第二のリセスおよびゲート電極を形成するためのマ
スクとなる第二の開口部を第一の開口部の中心に自己整
合的に設けることができる。
このときゲート電極のりセスエッジからの距離のバラつ
きは第二の膜の膜厚のバラつきに依存し、その制御性は
ＥＢ露光機が数千Ａのオーダーでバラつくのに対し数百
Ａと極めて小さ＜、ＥＢ露光機を用いることなくそれ以
上の効果を示すことができる。
きは第二の膜の膜厚のバラつきに依存し、その制御性は
ＥＢ露光機が数千Ａのオーダーでバラつくのに対し数百
Ａと極めて小さ＜、ＥＢ露光機を用いることなくそれ以
上の効果を示すことができる。
実施例
第１図は本発明の実施例におけるＦＥＴのゲート部分の
製造方法を示す断面図である。
製造方法を示す断面図である。
まず、例えばｎ導電型のＧａＡｓ層１上に例えばＳｉＮ
膜２を５００ＯＡ形成し、例えばフォトレジストを用い
て７０００Ａの長さの窓をあける（第１図（ａ））。つ
ぎに、ＳｉＮ模２をマスクにｎ導電型のＧａＡｓ層１を
例えば８００ 例えばリン酸を用いてウェットエッチ
ングして一段目のリセス３を形成する（第１図（ｂ））
。そして、一段目のリセス３と一層目のＳｉＮ膜２をお
おうように多重堆積法を用いて例えばＳｉＮ膜４を５０
０ＯＡ形成する（第１図（Ｃ））。その後、例えばＲＩ
Ｅ法などの異方性エッチング法を用いて上方からＳｉＮ
膜４をエッチングし、一段目のリセス上に長さ１５００
Ａ程度の開口部をもうける。
膜２を５００ＯＡ形成し、例えばフォトレジストを用い
て７０００Ａの長さの窓をあける（第１図（ａ））。つ
ぎに、ＳｉＮ模２をマスクにｎ導電型のＧａＡｓ層１を
例えば８００ 例えばリン酸を用いてウェットエッチ
ングして一段目のリセス３を形成する（第１図（ｂ））
。そして、一段目のリセス３と一層目のＳｉＮ膜２をお
おうように多重堆積法を用いて例えばＳｉＮ膜４を５０
０ＯＡ形成する（第１図（Ｃ））。その後、例えばＲＩ
Ｅ法などの異方性エッチング法を用いて上方からＳｉＮ
膜４をエッチングし、一段目のリセス上に長さ１５００
Ａ程度の開口部をもうける。
そして、残ったＳｉＮ膜４をマスクにさらに例えばリン
酸を用いてウェットエッチングを行い例えば深さ３００
Ａの二段目のリセス５をｎ導電型のＧａＡｓ層１に形成
する（第１図（ｄ））。つぎにゲート電極として、例え
ばＴ ｉ ／ Ｐ ｔ ／ Ａ ｕを７０００Ａ法線蒸
着して金属層６を形成し、その上に例えばフォトレジス
ト７を塗布して窓あけを行う（第１図（ｅ））。その後
フォトレジスト７をマスクにメッキを行い、開口部分に
金属部分８を形成し、フォトレジスト７を除去する（第
１図（ｆ））。そして、例えばイオンミリング法を用い
て上方から金属部分８およびＴ ｉ ／ Ｐ ｔ ／
Ａ ｕの金属層６をエッチングし、両側をＳｉＮ膜２で
支えられたＴ型のゲート電極９を形成する（第１図（ｇ
））。
酸を用いてウェットエッチングを行い例えば深さ３００
Ａの二段目のリセス５をｎ導電型のＧａＡｓ層１に形成
する（第１図（ｄ））。つぎにゲート電極として、例え
ばＴ ｉ ／ Ｐ ｔ ／ Ａ ｕを７０００Ａ法線蒸
着して金属層６を形成し、その上に例えばフォトレジス
ト７を塗布して窓あけを行う（第１図（ｅ））。その後
フォトレジスト７をマスクにメッキを行い、開口部分に
金属部分８を形成し、フォトレジスト７を除去する（第
１図（ｆ））。そして、例えばイオンミリング法を用い
て上方から金属部分８およびＴ ｉ ／ Ｐ ｔ ／
Ａ ｕの金属層６をエッチングし、両側をＳｉＮ膜２で
支えられたＴ型のゲート電極９を形成する（第１図（ｇ
））。
以上のように構成された本実施例のＦＥＴによれば、多
重堆積法を用いることで、第二のリセスおよびゲート電
極を形成するためのマスクとなる第二の開口部を第一の
開口部の中心に自己整合的に設けることができる。また
ゲート長の制御も露光技術を用いることなく、堆積する
ＳｉＮ膜４の膜厚で自在に決定、制御が可能である。さ
らにＴ型ゲート電極であるので、ゲート抵抗が小さいと
いうメリットも兼ね備えており、細いゲート電極の両端
をＳｉＮ膜で支えているので安定もよい。
重堆積法を用いることで、第二のリセスおよびゲート電
極を形成するためのマスクとなる第二の開口部を第一の
開口部の中心に自己整合的に設けることができる。また
ゲート長の制御も露光技術を用いることなく、堆積する
ＳｉＮ膜４の膜厚で自在に決定、制御が可能である。さ
らにＴ型ゲート電極であるので、ゲート抵抗が小さいと
いうメリットも兼ね備えており、細いゲート電極の両端
をＳｉＮ膜で支えているので安定もよい。
発明の効果
以上説明したように本発明によれば、ＥＢ露光機を用い
ることなくゲート長を短くすることができ、しかもＥＢ
露光機以上の制御性をもって二重リセス構造とゲート電
極を形成することができる。
ることなくゲート長を短くすることができ、しかもＥＢ
露光機以上の制御性をもって二重リセス構造とゲート電
極を形成することができる。
また、それらすべてが自己整合的に製造することができ
るのでその実用的効果は大きい。
るのでその実用的効果は大きい。
第１図は本発明におけるＦＥＴのゲート部分の製造方法
の一実施例を示す工程断面図、第２図は従来のＦＥＴの
ゲート部分の製造方法の一実施例を示す工程断面図であ
る。 １・・・・ｎ導電型のＧａＡｓ層、２・・・・ＳｉＮ膜
、３・・・・一段目のリセス、４・・・・ＳｉＮ膜、５
・・・・二段目のリセス、６・・・・金属層、７・・・
・フォトレジスト、８・・・・金属部分、９・・・・ゲ
ート電極。
の一実施例を示す工程断面図、第２図は従来のＦＥＴの
ゲート部分の製造方法の一実施例を示す工程断面図であ
る。 １・・・・ｎ導電型のＧａＡｓ層、２・・・・ＳｉＮ膜
、３・・・・一段目のリセス、４・・・・ＳｉＮ膜、５
・・・・二段目のリセス、６・・・・金属層、７・・・
・フォトレジスト、８・・・・金属部分、９・・・・ゲ
ート電極。
Claims (1)
- 半導体基板上に所望の第一の開口部を有する第一の膜を
形成する工程と、前記第一の膜をマスクに前記半導体基
板に第一のリセスを形成する工程と、前記第一の膜およ
び前記第一のリセスに第二の膜を多重堆積する工程と、
前記第二の膜をエッチングし前記第一のリセス上に前記
第一のリセスよりも小さい第二の開口部を設ける工程と
、前記第二の膜をマスクに前記第一のリセスに第二のリ
セスを形成する工程と、前記第二の開口部をマスクに電
極を形成する工程を備えたことを特徴とする電界効果ト
ランジスタの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086189A JPH0327536A (ja) | 1989-02-21 | 1989-02-21 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086189A JPH0327536A (ja) | 1989-02-21 | 1989-02-21 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0327536A true JPH0327536A (ja) | 1991-02-05 |
Family
ID=12592323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086189A Pending JPH0327536A (ja) | 1989-02-21 | 1989-02-21 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0327536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198596A (ja) * | 1991-10-22 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH07193090A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-02-21 JP JP4086189A patent/JPH0327536A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198596A (ja) * | 1991-10-22 | 1993-08-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH07193090A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
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