JP2000243758A

JP2000243758A - 半導体装置及びその製造方法

Info

Publication number: JP2000243758A
Application number: JP11047018A
Authority: JP
Inventors: Masanori Ochi; 智雅範越; Hidetoshi Asahara; 原英敏浅; Hideyuki Hagiwara; 原秀幸萩; Yutaka Ueno; 野豊上; Shigehiro Hosoi; 井重広細
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-02-24
Filing date: 1999-02-24
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】光リソグラフィーを用いてサブミクロンオー
ダーの開孔を形成する。【解決手段】ＧａＡｓ基板１０のソース側に１００ｎ
ｍの厚さの第１絶縁膜１２を形成し、リセス１６を挟ん
だＧａＡｓ基板１０のドレイン側に３００ｎｍの厚さの
第１絶縁膜１２を形成する。この上に第２絶縁膜２０を
形成した後に異方性エッチングをして、開孔２２ａを形
成する。さらに、第４酸化膜２４を形成した後に異方性
エッチングをして、開孔２６ａを形成する。これによ
り、リセス１６の長さを短くしてサブミクロンオーダー
の開孔２６ａを光リソグラフィーで形成することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、ゲート電極部分
がリセス構造を有する電界効果型トランジスタに係る半
導体装置及びその製造方法に関する。

【０００２】

【従来の技術】高周波用の電界効果型トランジスタは、
高周波特性の良好なＭＥＳＦＥＴ（Metal Semiconducto
r Field Effect Transistor）を用いる場合が多い。こ
の高周波用のＭＥＳＦＥＴにおけるゲート電極部分をリ
セス構造にするための製造方法は、そのデバイスの用途
により要求されるゲート長やリセス長により様々な工程
により行われている。

【０００３】例えば、高周波特性のうち雑音特性を良く
するために、ゲート電極断面における上側部分を低抵抗
金属を用いて大きくした通称Ｔ型ゲートと呼ばれる構造
のものがある。このようにゲート電極をＴ型ゲートにす
るための製造方法としては、（１）電子ビーム露光によ
り、多層レジストの現像形状をＴ型にする方法や、
（２）絶縁膜のサイドウォールを利用してＴ型にする方
法が挙げられる。

【０００４】

【発明が解決しようとする課題】上述した（１）多層レ
ジストを用いる方法では、電子ビームで露光を行うた
め、サブミクロンオーダーの寸法を制御良く実現でき、
上側のパターンと下側のパターンのアライメント精度も
光リソグラフィーと比べると良好である。しかし、電子
ビームで露光を行うには１つ１つのパターンを描画する
ため、露光に要する時間が長くなるという問題がある。
このため、製造過程におけるスループットが悪くなり、
量産性に欠けるという問題がある。

【０００５】また、上述した（２）サイドウォールを用
いる方法では、このサイドウォールを、絶縁膜やリセス
の段差を利用して、絶縁膜の全面堆積と異方性エッチン
グを施すことにより形成する。そして、このサイドウォ
ール間の開口部にスパッタ蒸着等により金属を埋め込む
ことにより、ゲート電極を形成する。ここで、Ｔ型のゲ
ート電極における庇の下の寄生容量が高周波特性に影響
する。これは庇の下の絶縁膜の膜厚によるが、この膜厚
が厚くなれば寄生容量は低減する。しかし、酸化膜の膜
厚を厚くすると開口部のアスペクト比が大きくなり、開
口部に金属を埋め込む際に、この金属が開口部に入って
いかないという問題が生じる。一方、酸化膜の膜厚が薄
ければ、開口部への金属の埋め込みは問題ないが、寄生
容量、特にゲート・ドレイン間の帰還容量が増大すると
いう問題が生じる。この帰還容量が増大すると、利得の
低下や安定度の低下による発振の問題が生じやすくな
る。

【０００６】また、２段構成のリセスを形成する場合、
１段目のリセスに対して２段目のリセスをアライメント
するために、１段目のリセス形成時にアライメントマー
クを同時形成する。このマークに合わせる露光が電子ビ
ーム露光である場合は、精度良く２段目のリセスをアラ
イメントすることができ、ゲート電極をソース側に寄せ
るオフセットの形成も可能である。しかし、上述した
（２）サイドウォールを用いる方法では、１段目のリセ
スに対してオフセットして２段目のリセスを形成するこ
とは困難である。

【０００７】そこで、本発明は上記課題に鑑みてなされ
たものであり、スループットの高い光リソグラフィーを
用いて、ソース側にオフセットしたＴ型のサブミクロン
オーダーのゲート電極を形成することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板のソース領
域上に形成されたソース側絶縁膜と、前記半導体基板の
ドレイン領域上に形成され、前記ソース側絶縁膜よりも
厚いゲート側絶縁膜と、前記ソース領域と前記ドレイン
領域との間における前記ソース領域側へオフセットした
位置にあるリセスに埋め込まれて形成されたゲート電極
と、を備えたことを特徴とする。

【０００９】また、本発明に係る半導体装置の製造方法
は、半導体基板のソース領域上にソース側基礎膜を形成
するソース側基礎膜形成工程と、前記半導体基板のドレ
イン領域上に、前記ソース側絶縁膜よりも厚いドレイン
側基礎膜を形成するドレイン側基礎膜形成工程と、前記
ソース側基礎膜と前記ドレイン側基礎膜との間における
半導体基板表面側に第１リセスを形成する第１リセス形
成工程と、前記ソース側基礎膜上と前記ドレイン側絶縁
膜上と前記第１リセス上とに、絶縁膜を形成する絶縁膜
形成工程と、前記絶縁膜を異方性エッチングによりエッ
チングすることにより、前記ソース側基礎膜を前記第１
リセス側に張り出させてソース側絶縁膜を形成するとと
もに、前記ドレイン側基礎膜を前記第１リセス側に張り
出させてドレイン側絶縁膜を形成することにより、前記
第１リセス表面の露出している長さを短くする、リセス
露出長短縮工程と、を備えたことを特徴とする。

【００１０】また、本発明に係る半導体装置の製造方法
は、半導体基板のソース領域上に第１ソース側絶縁膜を
形成する工程と、前記半導体基板のドレイン領域上に前
記第１ソース側絶縁膜よりも厚い第１ドレイン側絶縁膜
を形成する工程と、前記第１ソース側絶縁膜と前記第１
ドレイン側絶縁膜との間における前記半導体基板表面側
に、第１リセスを形成する工程と、前記第１ソース側絶
縁膜上と前記ドレイン側絶縁膜上と前記第１リセス上と
に第２絶縁膜を形成する工程と、前記第２絶縁膜を異方
性エッチングすることにより、前記第１リセスのソース
側側壁部分に残された前記第２絶縁膜と前記第１ソース
側絶縁膜とで、第３ソース側絶縁膜を形成するととも
に、前記第１リセスのドレイン側側壁部分に残された前
記第２絶縁膜と前記第１ドレイン側絶縁膜とで、第３ド
レイン側絶縁膜を形成する工程と、前記第３ソース側絶
縁膜上と、前記第３ドレイン側絶縁膜上と、前記第３ソ
ース側絶縁膜と前記第３ドレイン側絶縁膜との間から露
出している第１リセス表面上とに、第４絶縁膜を形成す
る工程と、前記第４絶縁膜を異方性エッチングすること
により、前記第３ソース側絶縁膜の側壁部分に残された
前記第４絶縁膜と前記第３ソース側絶縁膜とで、第５ソ
ース側絶縁膜を形成するとともに、前記第３ドレイン側
絶縁膜の側側壁部分に残された前記第４絶縁膜と前記第
３ドレイン側絶縁膜とで、第５ドレイン側絶縁膜を形成
する工程と、を備えたことを特徴とする。

【００１１】

【発明の実施の形態】本発明は、ソース側に形成された
絶縁膜よりも厚い絶縁膜をリセスを挟んで形成し、これ
ら絶縁膜上とリセス上に別の絶縁膜を形成した後に異方
性エッチングをして別の絶縁膜をエッチングすることに
より、ソース側にオフセットした開孔を形成するもので
ある。また、別の絶縁膜の形成と異方性エッチングを複
数回行うことにより、リセスの長さを実質的に短くし、
光リソグラフィーを用いてこのリセスからサブミクロン
オーダーの開孔を形成することを目的とする。以下、本
発明の一実施形態を図面に基づいて説明する。

【００１２】図１乃至図６は、本実施形態に係る電界効
果型トランジスタの製造工程を説明するための工程断面
図である。

【００１３】図１（ａ）に示すように、半導体基板であ
るＧａＡｓ基板１０上に第１絶縁膜１２を形成する。本
実施形態では、この第１絶縁膜１２は、ＣＶＤ（Chemic
al Vapor Deposition）法により酸化シリコン膜を３０
０ｎｍの膜厚で堆積することにより形成される。なお、
このＧａＡｓ基板１０表面側には、半導体動作層が形成
されている。

【００１４】次に、図１（ｂ）に示すように、第１絶縁
膜１２上にフォトレジストを塗布し、光リソグラフィー
でパターニングすることにより、開孔１４ａを有するフ
ォトレジスト１４を形成する。本実施形態では、この開
孔１４ａの幅は１μｍであり、後述する第１リセス１６
のパターンに一致する。

【００１５】次に、図２（ａ）に示すように、第１絶縁
膜１２をＲＩＥ（Reactive Ion Etching）等の異方性エ
ッチングによりエッチングする。続いて、ＧａＡｓ基板
１０にウェットエッチングを施すことにより、適当な深
さの第１リセス１６を形成する。本実施形態において
は、この第１リセス１６は５０ｎｍ程度の深さで形成す
る。

【００１６】次に、図２（ｂ）に示すように、フォトレ
ジスト１４を剥離する。続いて、再びフォトレジストを
塗布し、光リソグラフィーでパターニングすることによ
り、ソース側に開孔１８ａを有するフォトレジスト１８
を形成する。このソース側の開孔１８ａにより、ソース
側の第１絶縁膜１２が露出する。一方、ドレイン側の第
１絶縁膜１２はフォトレジスト１８により覆い隠され
る。次に、ＲＩＥ等の異方性エッチングにより、ソース
側の第１絶縁膜１２を１００ｎｍ程度残るようにエッチ
ングをする。つまり、ソース側の第１絶縁膜１２を２０
０ｎｍ程度エッチングする。

【００１７】次に、図３（ａ）に示すように、フォトレ
ジスト１８を剥離する。続いて、第１絶縁膜１２上と第
１リセス１６上とに、第２絶縁膜２０を形成する。本実
施形態においては、この第２絶縁膜２０はＣＶＤ法によ
り酸化シリコン膜を３００ｎｍの膜厚で堆積することに
より形成される。

【００１８】次に、図３（ｂ）に示すように、この堆積
した第２絶縁膜２０を３００ｎｍエッチングして、Ｇａ
Ａｓ基板１０表面を露出させる。すると、第１リセス１
６における第１絶縁膜１２側壁部分に、サイドウォール
が形成され、これにより第３絶縁膜２２となる。つま
り、第２絶縁膜２０を全体的エッチングすることによ
り、第３絶縁膜２２には自己整合的に開孔２２ａが形成
される。この開孔２２ａの長さは、ＧａＡｓ基板１０に
形成された第１リセス１６のリセス長より、短い。つま
り、第１リセス１６におけるＧａＡｓ基板１０の一部の
みが露出することとなる。また、ソース側の第１絶縁膜
１２よりも、ドレイン側の第１絶縁膜１２の方が厚いた
め、開孔２２ａはソース側にオフセットされて形成され
る。

【００１９】次に、図４（ａ）に示すように、ＧａＡｓ
基板１０上と第３絶縁膜２２上とに、第４絶縁膜２４を
形成する。本実施形態においては、この第４絶縁膜２４
はＣＶＤ方により酸化シリコン膜を１００ｎｍの膜厚で
堆積することにより形成される。

【００２０】次に、図４（ｂ）に示すように、第４絶縁
膜２４を１００ｎｍエッチングして、ＧａＡｓ基板１０
表面を露出させる。すると、第１リセス１６における第
３絶縁膜２２側壁部分に、さらにサイドウォールが形成
され、これにより第５絶縁膜２６となる。つまり、第４
絶縁膜２４を全体的エッチングすることにより、第５絶
縁膜２６には自己整合的に開孔２６ａが形成される。こ
の開孔２６ａの長さは、第３絶縁膜２２により形成され
た開孔２２ａの長さより、短い。つまり、開孔２２ａの
長さがさらに短くなり、ＧａＡｓ基板１０の一部のみが
露出することとなる。本実施形態においては、この開孔
２６ａの長さは、０．３μｍである。

【００２１】次に、図５（ａ）に示すように、開孔２６
ａを有する第５絶縁膜２６を２段目のリセスパターンと
して、ＧａＡｓ基板１０をウェットエッチングする。こ
れにより、ＧａＡｓ基板１０に第２リセス２８を形成す
る。すなわち、第１リセス１６内に第２リセス２８を形
成する。

【００２２】次に、図５（ｂ）に示すように、スパッタ
リング蒸着により高融点金属層３０を形成する。本実施
形態では、この高融点金属層３０として、ＷＳｉ₁₆を用
いている。また、本実施形態では、第５絶縁膜２６の開
孔２６ａがＧａＡｓ基板１０に向かって狭くなるテーパ
ー状に形成されているので、高融点金属層３０は、第１
リセス１６や第２リセス２８に断切れすることなく埋め
込まれる。

【００２３】次に、図６（ａ）に示すように、高融点金
属層３０上に低抵抗金属層３２を形成する。本実施形態
では、この低抵抗金属層３２は金を蒸着することにより
形成される。続いて、この低抵抗金属層３２上にフォト
レジストを塗布してゲート電極パターンを形成し、イオ
ンミリングによりゲート電極部分以外の低抵抗金属層３
２をエッチングする。これにより、ゲート上部電極３２
Ａが形成される。

【００２４】次に、図６（ｂ）に示すように、ＲＩＥに
よりゲート上部電極３２Ａをパターンとして、高融点金
属層３０をエッチングで除去する。これにより、ゲート
下部電極３０Ａが形成される。そして、これらゲート下
部電極３０Ａとゲート上部電極３２Ａとで、ゲート電極
Ｇが形成される。

【００２５】以上のように、本実施形態に係る電界効果
型トランジスタによれば、光リソグラフィーによりサブ
ミクロンオーダーの開孔２６ａを形成することができる
ので、電子ビーム露光を用いた場合と比べて、製造過程
におけるスループットを向上させることができる。つま
り、電界効果型トランジスタの量産性を向上させること
ができる。

【００２６】より詳しくは、図３（ａ）及び図３（ｂ）
に示すように、光リソグラフィーによりＧａＡｓ基板１
０に第１リセス１６を形成した後に、第２絶縁膜２０を
形成し、これを異方性エッチングによりエッチバックす
ることにより、第１リセス１６よりも長さの短い開孔２
２ａを形成する。続いて、図４（ａ）及び図４（ｂ）に
示すように、この上に第４絶縁膜２４を形成し、これを
異方性エッチングによりエッチバックすることにより、
開孔２２ａよりも長さの短い開孔２６ａを形成する。こ
のようにすることにより、電子ビーム露光を行わずに、
サブミクロンオーダーの開孔２６ａを形成することがで
きる。

【００２７】しかも、図３（ａ）に示すように、第１絶
縁膜１２の膜厚をドレイン側よりソース側を薄くしたの
で、不可避的に開孔２２ａをソース側にオフセットして
形成することができる。すなわち、開孔２２ａをソース
側に寄せた位置に形成することができる。しかも、開孔
２２ａのオフセット量を第１絶縁膜１２のドレイン側と
ソース側の膜厚の差で設定することができるので、オフ
セット量をリソグラフィーのばらつきに影響されないよ
うにすることができる。そして、このようにしてゲート
電極Ｇをソース側にオフセットして形成することによ
り、ゲート・ドレイン間耐圧の高い、帰還容量の少な
い、電界効果型トランジスタを形成することができる。
特に、高出力素子の場合、ゲート幅が比較的大きく、ド
レインとゲートの間の影響が、真性部（ゲート電極直
下）の容量に対して大きくなるため、ゲート電極をオフ
セットすることによる効果は大きい。

【００２８】また、図５（ａ）及び図５（ｂ）に示すよ
うに、高融点金属層３０を埋め込む開孔２６ａをＧａＡ
ｓ基板１０に向かって狭まるテーパー状に形成したの
で、高融点金属層３０を第２リセス２８まで断切れする
ことなく形成することができる。

【００２９】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、上記実施形態では、Ｇ
ａＡｓ系のＭＥＳＦＥＴを例に示したが、ＧａＡｓ／Ａ
ｌＧａＡｓ系のＭＯＤＦＥＴに同様に適用してもよい。
すなわち、図７に示すように、１段目の第１リセス１６
で薄層のＡｌＧａＡｓ層４０を露出させ、２段目の第２
リセス２８で露出したＡｌＧａＡｓ層４０を削除した
後、その下層のＧａＡｓ層４２を再び選択ＲＩＥでエッ
チングして、ＡｌＧａＡｓ層４４を露出させる。その
後、この第２リセス２８にゲート下部電極３０Ａやゲー
ト上部電極３２Ａ（ゲート金属）を埋め込むようにして
もよい。

【００３０】また、上記実施形態では、第１絶縁膜１
２、第２絶縁膜２０、第３絶縁膜２２、第４絶縁膜２
４、第５絶縁膜２６は、酸化シリコン膜で形成すること
としたが、窒化シリコン膜等の他の絶縁膜で形成しても
よい。

【００３１】さらに、図３（ｂ）において第３絶縁膜２
２に開孔２２ａを形成する際にＧａＡｓ基板１０の半導
体動作層に与えるダメージや、図４（ｂ）において第５
絶縁膜２６に開孔２６ａを形成する際にＧａＡｓ基板１
０の半導体動作層に与えるダメージは、ゲート電極Ｇを
形成した後にオーミック電極を形成するようにすれば、
その工程で熱処理を施すため、回復される。つまり、Ｇ
ａＡｓ基板１０の半導体動作層に与えたダメージは、熱
処理を施すことにより回復することができる。

【００３２】また、本実施形態では、図６（ａ）に示す
ように、金からなる低抵抗金属層３２を蒸着により形成
したが、メッキ処理により形成するようにしてもよい。
メッキ処理により形成する場合は、開孔２６ａに埋め込
んだ高融点金属層３０をゲート電極パターンにエッチン
グしてゲート下部電極３０Ａを形成した後に、メッキを
行うことにより、ゲート上部電極３２Ａを形成する。

【００３３】さらに、上記実施形態では、酸化膜形成工
程と異方性エッチングによるエッチバック工程とを２回
繰り返すこととしたが、この回数に限定されるものでは
なく、例えば、１回でも、３回でもよい。すなわち、本
実施形態では、図３（ａ）及び図３（ｂ）に示すよう
に、最初に、第２絶縁膜２０を形成した後にこれを異方
性エッチングすることにより開孔２２ａを形成し、２回
目に、図４（ａ）及び図４（ｂ）に示すように第４絶縁
膜２４を形成した後にこれを異方性エッチングすること
により開孔２６ａを形成することとした。しかし、２回
目の第４絶縁膜の形成を省略したり、３回目の絶縁膜形
成及び異方性エッチングを行ったりすることも可能であ
る。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
光リソグラフィーを用いてソース側にオフセットしたサ
ブミクロンオーダーの開孔を形成することができるの
で、製造過程におけるスループットを向上させることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置の製造工
程を示す工程断面図の一部。

【図２】本発明の一実施形態に係る半導体装置の製造工
程を示す工程断面図の一部。

【図３】本発明の一実施形態に係る半導体装置の製造工
程を示す工程断面図の一部。

【図４】本発明の一実施形態に係る半導体装置の製造工
程を示す工程断面図の一部。

【図５】本発明の一実施形態に係る半導体装置の製造工
程を示す工程断面図の一部。

【図６】本発明の一実施形態に係る半導体装置の製造工
程を示す工程断面図の一部。

【図７】本発明の変形例を示す図。

【符号の説明】

１０ＧａＡｓ基板（半導体基板）１２第１絶縁膜１４フォトレジスト１６第１リセス１８フォトレジスト２０第２絶縁膜２２第３絶縁膜２４第４絶縁膜２６第６酸化膜２８第２リセス３０高融点金属層３２低抵抗金属

───────────────────────────────────────────────────── フロントページの続き (72)発明者萩原秀幸神奈川県川崎市幸区小向東芝町１株式会社東芝多摩川工場内 (72)発明者上野豊神奈川県川崎市幸区小向東芝町１株式会社東芝多摩川工場内 (72)発明者細井重広神奈川県川崎市幸区小向東芝町１株式会社東芝多摩川工場内Ｆターム(参考） 5F102 FA00 GB01 GC01 GD01 GJ05 GL04 GL05 GM01 GM06 GR04 GS04 GS06 GT01 GT03 GT05 HB05 HC01 HC16

Claims

【特許請求の範囲】

【請求項１】半導体基板のソース領域上に形成されたソ
ース側絶縁膜と、前記半導体基板のドレイン領域上に形成され、前記ソー
ス側絶縁膜よりも厚いゲート側絶縁膜と、前記ソース領域と前記ドレイン領域との間における前記
ソース領域側へオフセットした位置にあるリセスに埋め
込まれて形成されたゲート電極と、を備えたことを特徴とする半導体装置。
【請求項２】前記ソース側絶縁膜と前記ドレイン側絶縁
膜とは、前記ソース側絶縁膜のもととなるソース側基礎
膜上と、前記ドレイン側絶縁膜のもととなり、前記ソー
ス側基礎膜よりも厚いドレイン側基礎膜上とに、絶縁膜
を形成し、これを異方性エッチングによりエッチングす
ることにより形成されたものである、ことを特徴とする
請求項１に記載の半導体装置。
【請求項３】前記ソース側絶縁膜と前記ドレイン側絶縁
膜とで前記ゲート電極部分に形成される開孔は、前記半
導体基板に向かって狭まるテーパー状に形成されている
ことを特徴とする請求項１又は請求項２に記載の半導体
装置。
【請求項４】半導体基板のソース領域上にソース側基礎
膜を形成するソース側基礎膜形成工程と、前記半導体基板のドレイン領域上に、前記ソース側絶縁
膜よりも厚いドレイン側基礎膜を形成するドレイン側基
礎膜形成工程と、前記ソース側基礎膜と前記ドレイン側基礎膜との間にお
ける半導体基板表面側に第１リセスを形成する第１リセ
ス形成工程と、前記ソース側基礎膜上と前記ドレイン側絶縁膜上と前記
第１リセス上とに、絶縁膜を形成する絶縁膜形成工程
と、前記絶縁膜を異方性エッチングによりエッチングするこ
とにより、前記ソース側基礎膜を前記第１リセス側に張
り出させてソース側絶縁膜を形成するとともに、前記ド
レイン側基礎膜を前記第１リセス側に張り出させてドレ
イン側絶縁膜を形成することにより、前記第１リセス表
面の露出している長さを短くする、リセス露出長短縮工
程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項５】前記絶縁膜形成工程と前記リセス露出長短
縮工程とは、複数回行われることを特徴とする、請求項
４に記載の半導体装置の製造方法。
【請求項６】前記リセス露出長短縮工程後に、前記第１
リセス表面の露出部分の表面側に第２リセスを形成する
第２リセス形成工程と、前記第２リセスに埋め込まれたゲート電極を形成する工
程と、を備えたことを特徴とする請求項４又は請求項５に記載
の半導体装置の製造方法。
【請求項７】半導体基板のソース領域上に第１ソース側
絶縁膜を形成する工程と、前記半導体基板のドレイン領域上に前記第１ソース側絶
縁膜よりも厚い第１ドレイン側絶縁膜を形成する工程
と、前記第１ソース側絶縁膜と前記第１ドレイン側絶縁膜と
の間における前記半導体基板表面側に、第１リセスを形
成する工程と、前記第１ソース側絶縁膜上と前記ドレイン側絶縁膜上と
前記第１リセス上とに第２絶縁膜を形成する工程と、前記第２絶縁膜を異方性エッチングすることにより、前
記第１リセスのソース側側壁部分に残された前記第２絶
縁膜と前記第１ソース側絶縁膜とで、第３ソース側絶縁
膜を形成するとともに、前記第１リセスのドレイン側側
壁部分に残された前記第２絶縁膜と前記第１ドレイン側
絶縁膜とで、第３ドレイン側絶縁膜を形成する工程と、前記第３ソース側絶縁膜上と、前記第３ドレイン側絶縁
膜上と、前記第３ソース側絶縁膜と前記第３ドレイン側
絶縁膜との間から露出している第１リセス表面上とに、
第４絶縁膜を形成する工程と、前記第４絶縁膜を異方性エッチングすることにより、前
記第３ソース側絶縁膜の側壁部分に残された前記第４絶
縁膜と前記第３ソース側絶縁膜とで、第５ソース側絶縁
膜を形成するとともに、前記第３ドレイン側絶縁膜の側
側壁部分に残された前記第４絶縁膜と前記第３ドレイン
側絶縁膜とで、第５ドレイン側絶縁膜を形成する工程
と、を備えたことを特徴とする半導体装置の製造方法。
【請求項８】前記第５ソース側絶縁膜と前記第５ドレイ
ン側絶縁膜との間から露出している第１リセス表面側に
第２リセスを形成する工程と、前記第２リセスに埋め込またゲート電極を形成する工程
と、をさらに備えたことを特徴とする請求項７に記載の半導
体装置の製造方法。