JPS6163063A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の製造方法に係り、特にショット
キ障壁ゲートをもつ電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと称する）の製造方法及び本素子を基本とした集
積回路（以下ＩＣと称する）の製造方法に関する。
キ障壁ゲートをもつ電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと称する）の製造方法及び本素子を基本とした集
積回路（以下ＩＣと称する）の製造方法に関する。
ＧａＡｓ−肛５ＦＥＴの素子構造は第１図の如く半絶縁
性ＧａＡｓ基板結晶１上にｎ形層２とｎ゛形、Ｑ３をも
ち、オーム性接触のソース電極５とドレイン電極６、及
びショットキ障壁ゲート電極４が形成されたものである
。従来のＦＥＴはホトリソグラフィの重ね合せ技術によ
って形成されるため、ソース電極５とゲート電極４の距
ＭＡとｎ゛形Ｍ３とゲート電極４の距離Ｂの限界値が１
μｍ以下にできない欠点があった。これは、上記の距離
が長い程、寄生的な直列抵抗Ｒ，が増大してＦＥＴの性
能を決める相互コンダクタンスｇｍが低下する欠点であ
った。このため、ホトリソグラフィの重ね合せ精度を考
慮しなくてもよいプロセス（自己整合技術といわれてい
る）が考えだされ、第２図及び第３図に示す構造のＥＦ
Ｔが作られている。第２図の如き構造はＮ、Ｙｏｋｏｙ
ａｍａ ａｔ ａ Ｑ 、 、 ： ｌ５ＳＣＤｉｇｅ
ｓｔ ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐ
２１８ 、 Ｆｅｂ、１９８１に明らかにされている。
性ＧａＡｓ基板結晶１上にｎ形層２とｎ゛形、Ｑ３をも
ち、オーム性接触のソース電極５とドレイン電極６、及
びショットキ障壁ゲート電極４が形成されたものである
。従来のＦＥＴはホトリソグラフィの重ね合せ技術によ
って形成されるため、ソース電極５とゲート電極４の距
ＭＡとｎ゛形Ｍ３とゲート電極４の距離Ｂの限界値が１
μｍ以下にできない欠点があった。これは、上記の距離
が長い程、寄生的な直列抵抗Ｒ，が増大してＦＥＴの性
能を決める相互コンダクタンスｇｍが低下する欠点であ
った。このため、ホトリソグラフィの重ね合せ精度を考
慮しなくてもよいプロセス（自己整合技術といわれてい
る）が考えだされ、第２図及び第３図に示す構造のＥＦ
Ｔが作られている。第２図の如き構造はＮ、Ｙｏｋｏｙ
ａｍａ ａｔ ａ Ｑ 、 、 ： ｌ５ＳＣＤｉｇｅ
ｓｔ ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐ
２１８ 、 Ｆｅｂ、１９８１に明らかにされている。
第２図は耐熱性の優れた１ｉｌｓｉｘのショットキ障壁
ゲート電極４をイオン打込みのマスクとしてｎ′″形層
３を形成して、ｎ″″″形層−ト電極４の距ＭＢを〜０
μｍとした構造である。
ゲート電極４をイオン打込みのマスクとしてｎ′″形層
３を形成して、ｎ″″″形層−ト電極４の距ＭＢを〜０
μｍとした構造である。
この構造では寄生抵抗が小さくなる効果はあるが、ゲー
ト電極４とｎ４′形層３が近づきすぎているため、ゲー
ト耐圧が低い、短ゲート長効果が生じやすい欠点があっ
た。またｎ＋のイオン打込みをしてゲート電極４を含ん
だまま約８００℃の７ニールをする工程は、種々の制約
をつくりプロセスマージンを小さくしていた。つまり高
耐熱性金属材、ｎ＋イオン打込みエネルギなどの条件を
最適化する必要があった。第３図は他の自己整合技術を
用いた従来の構造である。第３図の如き構造はＴ。
ト電極４とｎ４′形層３が近づきすぎているため、ゲー
ト耐圧が低い、短ゲート長効果が生じやすい欠点があっ
た。またｎ＋のイオン打込みをしてゲート電極４を含ん
だまま約８００℃の７ニールをする工程は、種々の制約
をつくりプロセスマージンを小さくしていた。つまり高
耐熱性金属材、ｎ＋イオン打込みエネルギなどの条件を
最適化する必要があった。第３図は他の自己整合技術を
用いた従来の構造である。第３図の如き構造はＴ。
Ｆｕｒｕｔｓｕｋａ ｅｔ ａ Ｉｔ 、のＥｌｅ
ｃｔｒｏｎ、Ｌｅｔｔ、、、ｐ ９ ４ ４ ｅｌ
８１９８１に明らかにされている６例えばＡＱを用い
たゲート電極４はホトレジストパターンをマスクにサイ
ドエツチングして形成し、レジストパターンを除去する
前にソース電極５とドレイン電ｔ！！６を蒸着で被着し
てリフトオフすれば、ゲート電極４に自己整合でソース
５とドレイン電極６が形成される。この場合のソース電
極５とゲート電極４の距１ｌｌｉＡはホトレジパターン
とゲート電極４のサイドエツチング量に相当し０．５
μｍ以下ができる。この４造をもつＦＥＴプロセスでは
オーム接触抵抗が高い、オーム性接触形成用の熱処理（
〜４５０℃）でゲートｍｆｉのショットキ障壁が劣化す
るなどの欠点があった。
ｃｔｒｏｎ、Ｌｅｔｔ、、、ｐ ９ ４ ４ ｅｌ
８１９８１に明らかにされている６例えばＡＱを用い
たゲート電極４はホトレジストパターンをマスクにサイ
ドエツチングして形成し、レジストパターンを除去する
前にソース電極５とドレイン電ｔ！！６を蒸着で被着し
てリフトオフすれば、ゲート電極４に自己整合でソース
５とドレイン電極６が形成される。この場合のソース電
極５とゲート電極４の距１ｌｌｉＡはホトレジパターン
とゲート電極４のサイドエツチング量に相当し０．５
μｍ以下ができる。この４造をもつＦＥＴプロセスでは
オーム接触抵抗が高い、オーム性接触形成用の熱処理（
〜４５０℃）でゲートｍｆｉのショットキ障壁が劣化す
るなどの欠点があった。
本発明の目的は、自己整合形でＦＥＴを形成するプロセ
スにおいて、従来の欠点を解決するために成されたもの
で、プロセス上の制約を少なくし性能向上をはかった製
造方法を提供することにある。
スにおいて、従来の欠点を解決するために成されたもの
で、プロセス上の制約を少なくし性能向上をはかった製
造方法を提供することにある。
ＧａＡｓ−ＭＥＳＦＥＴを主体としたデジタル回路では
Ｅ及びＤ形ＦＥＴが必要で、論理振幅を大きくとりたい
目的で特にＥ形ＦＥＴの場合には、ショットキ障壁の高
さく以下、φ３と呼す）を高くしたい要求がある。 Ｇ
ａＡｓと金属のφ、はＰｔ、Ａｕ。
Ｅ及びＤ形ＦＥＴが必要で、論理振幅を大きくとりたい
目的で特にＥ形ＦＥＴの場合には、ショットキ障壁の高
さく以下、φ３と呼す）を高くしたい要求がある。 Ｇ
ａＡｓと金属のφ、はＰｔ、Ａｕ。
ＰｄがＮｉやＡＱなどよりも一般に高いことが判ってい
るが、特にＰｔやＡｕはＧａＡｓとの耐熱性が４００℃
以下しかないことも公知である。このため従来プロセス
ではこのメタルを使用することができなかった０本発明
は自己整合形により特にゲート電極の耐熱性を考慮する
ことなく適用できるプロセスによって、ＦＥＴの性能向
上をはかったものである。本発明によるＦＥＴの枯造断
面を第４図に示す。この製造方法の要点は、ｎ形ＷＩ２
及びｎ”形層３はあらかじめ８００℃以上のアニールを
して形成したあと、まずソース電極５とドレイン電極６
を形成しオーム性接触の熱処理（４５０℃）を施し、ゲ
ート電極４の形成以前に４００℃以上の熱処理工程を終
えている点が特徴である。
るが、特にＰｔやＡｕはＧａＡｓとの耐熱性が４００℃
以下しかないことも公知である。このため従来プロセス
ではこのメタルを使用することができなかった０本発明
は自己整合形により特にゲート電極の耐熱性を考慮する
ことなく適用できるプロセスによって、ＦＥＴの性能向
上をはかったものである。本発明によるＦＥＴの枯造断
面を第４図に示す。この製造方法の要点は、ｎ形ＷＩ２
及びｎ”形層３はあらかじめ８００℃以上のアニールを
して形成したあと、まずソース電極５とドレイン電極６
を形成しオーム性接触の熱処理（４５０℃）を施し、ゲ
ート電極４の形成以前に４００℃以上の熱処理工程を終
えている点が特徴である。
ゲート電極４の形成は以後の実施例で述べるようにソー
ス電極５とドレイン電極６を形成したあとこれを基準に
、ゲート電極４を自己整合で形成することを特徴として
いる。このためソース電極５とゲート？Ｉ！ｔ１４の短
間Ａは０．５μｍ以下をまた、ゲート長も１μｍ以下を
実現することができる。
ス電極５とドレイン電極６を形成したあとこれを基準に
、ゲート電極４を自己整合で形成することを特徴として
いる。このためソース電極５とゲート？Ｉ！ｔ１４の短
間Ａは０．５μｍ以下をまた、ゲート長も１μｍ以下を
実現することができる。
以下、本発明の一実施例を第５図により説明する。半絶
縁性ＧａＡｓ基板結晶１にＳｉイオンを選択的に打込ん
でｎ形層２とｎ゛形層３の領域を形成する。これらの領
域はＧａＡｓの表面に５ｉＮ（窒化シリコン）膜１１を
被着したあと８５０℃のアニールで形成される（ａ）６
通常のホトリソグラフィによってソース・ドレイン電極
形成用のレジストパターン１２を形成してＳｉＮ膜１膜
製１去したあとに、Ａｕ−Ｇｅ合金・Ｎｔ−Ａｕのオー
ミック層１３を約２００ｎｍの厚さで真空蒸着する。
縁性ＧａＡｓ基板結晶１にＳｉイオンを選択的に打込ん
でｎ形層２とｎ゛形層３の領域を形成する。これらの領
域はＧａＡｓの表面に５ｉＮ（窒化シリコン）膜１１を
被着したあと８５０℃のアニールで形成される（ａ）６
通常のホトリソグラフィによってソース・ドレイン電極
形成用のレジストパターン１２を形成してＳｉＮ膜１膜
製１去したあとに、Ａｕ−Ｇｅ合金・Ｎｔ−Ａｕのオー
ミック層１３を約２００ｎｍの厚さで真空蒸着する。
さらにこのままの状態の上に基板温度を１５０℃以下に
保って約３００ｎｍの厚さのスパッタＳｉＯ。
保って約３００ｎｍの厚さのスパッタＳｉＯ。
膜１４を積み重ねる。この場合の、ソース電極５とドレ
イン電極６の距離りは〜１．５ μｍである（ｂ）。
イン電極６の距離りは〜１．５ μｍである（ｂ）。
つづいてリフトオフ（レジスト層１２を除去）シ。
ＳｉＮ膜１膜製１去した後にＣｖＤ−５ｉＯ２Ｗ！４１
５を約５００ｎｍの厚さで被着する（ｃ）。ドライエツ
チングでこのＳｉＯ，＊を削ると異方性にエツチングが
進んで側壁１６が残って、ゲート長ｔ、ｇに相当する孔
〜０．５μｍがｊ；ａＡｓ上に形成される（ｄ）、つぎ
にゲート電極形成用のレジストパターン２０を形成して
ゲート用金肩、Ｐｔを約２５０ｎｍの厚さで真空蒸着す
る（ｅ）、この後。
５を約５００ｎｍの厚さで被着する（ｃ）。ドライエツ
チングでこのＳｉＯ，＊を削ると異方性にエツチングが
進んで側壁１６が残って、ゲート長ｔ、ｇに相当する孔
〜０．５μｍがｊ；ａＡｓ上に形成される（ｄ）、つぎ
にゲート電極形成用のレジストパターン２０を形成して
ゲート用金肩、Ｐｔを約２５０ｎｍの厚さで真空蒸着す
る（ｅ）、この後。
リフトオフして不用のｐｔを除去して、さらにソ−スフ
１極５とドレイン電極６上につけたスパッタ５１０２
膜１４をＨＦ系のウェットエツチングで除去して、本
発明によるＦＥＴ１造ができる（第５図（ｆ））、ソー
スな極５とゲート電極４の距離Ａは上述したプロセスで
被着したＣｖＤ−３ｉ０２膜１５の膜厚にほぼ等しく、
これは０．５ μｍ近辺を精度よくコントロールして形
成できる特徴がある。またゲート長Ｌｇの寸法は通常の
ホトリソグラフィでは達成できない１μｍ以下を任意に
形成できる特徴があり、これらはいずれもＦＥＴの性能
を高める効果がある。
１極５とドレイン電極６上につけたスパッタ５１０２
膜１４をＨＦ系のウェットエツチングで除去して、本
発明によるＦＥＴ１造ができる（第５図（ｆ））、ソー
スな極５とゲート電極４の距離Ａは上述したプロセスで
被着したＣｖＤ−３ｉ０２膜１５の膜厚にほぼ等しく、
これは０．５ μｍ近辺を精度よくコントロールして形
成できる特徴がある。またゲート長Ｌｇの寸法は通常の
ホトリソグラフィでは達成できない１μｍ以下を任意に
形成できる特徴があり、これらはいずれもＦＥＴの性能
を高める効果がある。
第５図で述べた実施例の中で、同図の（ｂ）で述べたス
パッタＳｉＯ、膜１４はゲートな極４を歩留りよく加工
する上でのスペーサ役となっている。
パッタＳｉＯ、膜１４はゲートな極４を歩留りよく加工
する上でのスペーサ役となっている。
ゆえにオーミックＭ１３を厚く形成した場合には不要と
なるものである。また同図の（ａ）で述べたＧａＡｓの
表面に被着する膜はＳｉｎ、＠１１でもよく、（ｃ）で
述べたＣｖＤ−５ｉｏ□ 膜のかわりにプラズマ・Ｃｖ
Ｄ−８ｉＮ膜１５でもよイ、ＳｉＮ膜１５も異方性エツ
チングによって側壁１６を形成することができる。また
同図（ｅ）で述べたゲート用金凪はＡｕ、ＡＭ、Ｍｏな
どやこれらを２層以上積層した植造であっても、本発明
の趣旨をはずれるものではない６ 本発明によって作ったＦＥＴを用いてＩＣを構成する場
合には、多層配線技術が必要となるが、上述した如く、
ゲート全屈の耐熱性を考慮した４００℃以下のプロセス
、つまり層間絶縁膜に低温のスパッタ膜やプラズマ・Ｃ
ｖＤ膜を用いたプロセスで構成できる。
なるものである。また同図の（ａ）で述べたＧａＡｓの
表面に被着する膜はＳｉｎ、＠１１でもよく、（ｃ）で
述べたＣｖＤ−５ｉｏ□ 膜のかわりにプラズマ・Ｃｖ
Ｄ−８ｉＮ膜１５でもよイ、ＳｉＮ膜１５も異方性エツ
チングによって側壁１６を形成することができる。また
同図（ｅ）で述べたゲート用金凪はＡｕ、ＡＭ、Ｍｏな
どやこれらを２層以上積層した植造であっても、本発明
の趣旨をはずれるものではない６ 本発明によって作ったＦＥＴを用いてＩＣを構成する場
合には、多層配線技術が必要となるが、上述した如く、
ゲート全屈の耐熱性を考慮した４００℃以下のプロセス
、つまり層間絶縁膜に低温のスパッタ膜やプラズマ・Ｃ
ｖＤ膜を用いたプロセスで構成できる。
本発明によれば、ゲート電極４を形成するまでにイオン
打込み層のアニールやオーミック接触層の熱処理を終え
ているので、ゲート電極として耐熱性を考慮することな
く、自由な材料の選択が可能である。これによって例え
ば、ショク１−キＶ１．壁の高いｐｔやＡｕをプロセス
に適用することができ、デバイス設計のマージンを高め
ることができる効果がある。また、ゲートｉ１！極の加
工寸法（Ｌｇ）・やソース電極とゲート化（坂の距離（
Ａ）は１本発明によればホトリソグラフィの限界（〜１
μｍ）を越える精度２寸法を制御性よく実現できるので
。
打込み層のアニールやオーミック接触層の熱処理を終え
ているので、ゲート電極として耐熱性を考慮することな
く、自由な材料の選択が可能である。これによって例え
ば、ショク１−キＶ１．壁の高いｐｔやＡｕをプロセス
に適用することができ、デバイス設計のマージンを高め
ることができる効果がある。また、ゲートｉ１！極の加
工寸法（Ｌｇ）・やソース電極とゲート化（坂の距離（
Ａ）は１本発明によればホトリソグラフィの限界（〜１
μｍ）を越える精度２寸法を制御性よく実現できるので
。
ＦＥＴの性能を高めることができる効果もある。
実施例では、ＧａＡｇ半導体を用いた例で述べてきたが
、化合物半導体を超高速動作に用いる素子に本発明の製
造方法は適用が可能である。特に二次元電子ガスを使い
、ヘテロ接合贋造で高温の熱処理ができない素子には最
適である。
、化合物半導体を超高速動作に用いる素子に本発明の製
造方法は適用が可能である。特に二次元電子ガスを使い
、ヘテロ接合贋造で高温の熱処理ができない素子には最
適である。
第１図は従来のＦＥＴ断面図、第２図と第３図は自己整
合法によるＦＥＴ断面図、第４図は本発明によるＦＥＴ
断面図、第５図は本発明による製造工程ごとのＦＥＴ断
面図を示す。 １・・・半絶縁性ＧａＡｓ基板結晶、２・・・ｎ形層、
３・・・ｎ゛形層４・・・ショットキ障壁形ゲート電極
、５・・・ソース電極、６・・・ドレイン電匪。 ■ １ 図 γ ２ 図 箭 ３ 図 冨５図 箭５図
合法によるＦＥＴ断面図、第４図は本発明によるＦＥＴ
断面図、第５図は本発明による製造工程ごとのＦＥＴ断
面図を示す。 １・・・半絶縁性ＧａＡｓ基板結晶、２・・・ｎ形層、
３・・・ｎ゛形層４・・・ショットキ障壁形ゲート電極
、５・・・ソース電極、６・・・ドレイン電匪。 ■ １ 図 γ ２ 図 箭 ３ 図 冨５図 箭５図
Claims (1)
- １、半導体基板表面にオーム性接触用電極を形成する工
程、該電極に絶縁物を被着して、異方性加工によつて上
記絶縁物を除去し、上記電極の側部に上記絶縁物の一部
を残す工程、ショットキ障壁用ゲート電極を上記、オー
ム性接触用電極の間に形成する工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18462284A JPS6163063A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18462284A JPS6163063A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6163063A true JPS6163063A (ja) | 1986-04-01 |
Family
ID=16156452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18462284A Pending JPS6163063A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6163063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224263A (ja) * | 1987-03-12 | 1988-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-09-05 JP JP18462284A patent/JPS6163063A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224263A (ja) * | 1987-03-12 | 1988-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
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