JPS6195571A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、％に化合物半導体電界効果トラン
ジスタを含む半導体装置の製造方法に関する。
ジスタを含む半導体装置の製造方法に関する。
（従来の技術）
化合物半導体、とりわけ砒化ガリウム（ＧａＡｓ）はポ
ストシリコン材料と称され、高速動作が可能な電界効果
トランジスタ（ＦＥＴ）並びに集積回路の製造が可能で
ある事から、現在各所で研究試作がなされている。ＦＥ
Ｔ％性の高性能化の要請から現状では、ゲート領域に近
接して高電導度ソース・ドレイン層（以下ｎ＋層と称す
る）を形成する製造方法が知られている。
ストシリコン材料と称され、高速動作が可能な電界効果
トランジスタ（ＦＥＴ）並びに集積回路の製造が可能で
ある事から、現在各所で研究試作がなされている。ＦＥ
Ｔ％性の高性能化の要請から現状では、ゲート領域に近
接して高電導度ソース・ドレイン層（以下ｎ＋層と称す
る）を形成する製造方法が知られている。
第３図は従来のＦＥＴの一例の断面図を示したもので、
高電導度ソース・ドレイン層はゲート電極をマスクに、
動作層と同一電導型を示す不純物を、イオン注入法を用
いて高濃度に注入する周知の方法で製造されたものであ
る。
高電導度ソース・ドレイン層はゲート電極をマスクに、
動作層と同一電導型を示す不純物を、イオン注入法を用
いて高濃度に注入する周知の方法で製造されたものであ
る。
第３図において、１は半絶縁性基板、２は動作層、３は
ゲート電極、４は高電導度ソース・ドレイン層、５は眉
間絶縁膜、６はソース・ドレイン電極配線である。この
ような高電導度ソース・ドレイン層を有するＦＥＴでは
寄生抵抗の低減化が可能で１７、相互コンダクタンスの
増大をもタラすためＦＥＴ特性及び集積回路の性能向上
につながる。
ゲート電極、４は高電導度ソース・ドレイン層、５は眉
間絶縁膜、６はソース・ドレイン電極配線である。この
ような高電導度ソース・ドレイン層を有するＦＥＴでは
寄生抵抗の低減化が可能で１７、相互コンダクタンスの
増大をもタラすためＦＥＴ特性及び集積回路の性能向上
につながる。
（発明が解決しようとする問題点）
第３図に示した構造のＦＥＴに関しては、ゲート電極を
マスクとしてｎ＋層用不純物を注入し、高温アニールを
経てｎ＋層が形成されるが、この際、１層の横方向拡散
が生じ、ゲート電極とｎ＋層との重なりが生ずる結果、
いわゆる短チヤト ネル効果が顕著とな９、ゲート長の縮少に伴い、しきい
値電圧の負方向シフトが生じ、しきい値電圧の制御が困
難となる大きな問題が生ずる。この問題を回避するため
いわゆる”Ｔゲート“構造が検討されている。
マスクとしてｎ＋層用不純物を注入し、高温アニールを
経てｎ＋層が形成されるが、この際、１層の横方向拡散
が生じ、ゲート電極とｎ＋層との重なりが生ずる結果、
いわゆる短チヤト ネル効果が顕著とな９、ゲート長の縮少に伴い、しきい
値電圧の負方向シフトが生じ、しきい値電圧の制御が困
難となる大きな問題が生ずる。この問題を回避するため
いわゆる”Ｔゲート“構造が検討されている。
第４図は従来のＦＥＴの他の例の断面図である。
ゲート電極１３はその上に設けられたゲート電極エツチ
ング用マスク１４をマスクにエツチングにより形成され
るが、その際ゲート電極のオーバーエツチングを意識的
に行ない、ゲート電極のアンダーカットを生ぜしめ”Ｔ
ゲート１構造を実現している。ここで、１１は半絶縁性
基板、１２は動作層、１５はソース・ドレイン層、１６
は層間絶縁膜、１７はソース・ドレイ／１を他配線で６
る。
ング用マスク１４をマスクにエツチングにより形成され
るが、その際ゲート電極のオーバーエツチングを意識的
に行ない、ゲート電極のアンダーカットを生ぜしめ”Ｔ
ゲート１構造を実現している。ここで、１１は半絶縁性
基板、１２は動作層、１５はソース・ドレイン層、１６
は層間絶縁膜、１７はソース・ドレイ／１を他配線で６
る。
この１Ｔゲート１構造においては、ゲート電極エツチン
グ用マスク１４がそのままｎ＋層形成用不純物の注入用
マスクとして使用される結果、高温アニールによるｎ＋
層の横方向拡散が生じたとしても、エツチング用マスク
１４に対するゲー）１［極１３のアンダーカット量を制
御する事により、ゲート電極１３とｎ＋層１５との重な
りを回避する事が可能となり、上述した短チヤネル効果
の抑制が可能となる。以上の例においては、ゲートａ極
エツチング用マスクが、そのまま残存する例について述
べたカ、例えばエツチング用マスクとしてホトレジスト
を用い、ホトレジストをマスクとしてゲート電極をエツ
チングし、更にゲート電極のアンダーカットを生ぜしめ
、ホトレジストをマスクにｎ＋層形成用不純物を注入し
ホトレジスト除去後高温アニールにより注入不純物の電
気的活性化を行なわしめる方法においても、第４図に示
したと同様のゲート電極とｎ＋層との重なりを回避する
事が可能であり、いわゆる“Ｔゲート”構造の拡張と考
える事が出来る。しかしながら、以上述べ几ゲート電極
のエツチング用マスクに対するアンダーカットは、ゲー
ト電極の横方向エツチングを制御する事により達成され
るが、横方向エツチングはゲート電極の縦方向エツチン
グに比べ、供給される反応性ガスのウェーハ上のフロー
の不均一さの影響を受けやすく、ウェーハ内及びウェー
ハ間において、アンダーカット量を精密に制御する事が
困難であるという問題が生ずる。
グ用マスク１４がそのままｎ＋層形成用不純物の注入用
マスクとして使用される結果、高温アニールによるｎ＋
層の横方向拡散が生じたとしても、エツチング用マスク
１４に対するゲー）１［極１３のアンダーカット量を制
御する事により、ゲート電極１３とｎ＋層１５との重な
りを回避する事が可能となり、上述した短チヤネル効果
の抑制が可能となる。以上の例においては、ゲートａ極
エツチング用マスクが、そのまま残存する例について述
べたカ、例えばエツチング用マスクとしてホトレジスト
を用い、ホトレジストをマスクとしてゲート電極をエツ
チングし、更にゲート電極のアンダーカットを生ぜしめ
、ホトレジストをマスクにｎ＋層形成用不純物を注入し
ホトレジスト除去後高温アニールにより注入不純物の電
気的活性化を行なわしめる方法においても、第４図に示
したと同様のゲート電極とｎ＋層との重なりを回避する
事が可能であり、いわゆる“Ｔゲート”構造の拡張と考
える事が出来る。しかしながら、以上述べ几ゲート電極
のエツチング用マスクに対するアンダーカットは、ゲー
ト電極の横方向エツチングを制御する事により達成され
るが、横方向エツチングはゲート電極の縦方向エツチン
グに比べ、供給される反応性ガスのウェーハ上のフロー
の不均一さの影響を受けやすく、ウェーハ内及びウェー
ハ間において、アンダーカット量を精密に制御する事が
困難であるという問題が生ずる。
以上述べた様にゲート領域に近接してｎ＋層を形成する
事が、高性能ＦＥＴ及び集積回路の製造にと９不可欠で
ある事が認識されているにもかかわらず、ゲート領域ｎ
＋層との間隔を精度よくかつ再現性よく制御する製造方
法が開発されていないのが現状である。
事が、高性能ＦＥＴ及び集積回路の製造にと９不可欠で
ある事が認識されているにもかかわらず、ゲート領域ｎ
＋層との間隔を精度よくかつ再現性よく制御する製造方
法が開発されていないのが現状である。
本発明の目的は、ゲート領域とｎ＋層との間隔を精度良
く、かつ再現性良く制御する事が可能な化合物半導体電
界効果トランジスタを含む半導体装置の製造方法を提供
することＫある。
く、かつ再現性良く制御する事が可能な化合物半導体電
界効果トランジスタを含む半導体装置の製造方法を提供
することＫある。
（問題点を解決するための手段）
本発明の半導体装置の製造方法は、半導体動作層を上面
に有する基板の前記半導体動作層を覆って全面に高融点
金属のゲート材料及びアルミニウム薄膜を順次堆積する
工程と、前記アルミニウム薄膜を選択エツチングしてパ
ターン化する工程と、前記パターン化されたアルミニウ
ム薄膜全マスクとしてフッ素系ガスを用いる反応性イオ
ンエツチングにより前記ゲート材料を選択エツチングし
てゲート電極を形成すると同時に反応性イオンエツチン
グ中に生ずる軟化流動現象により前記ゲート電極側面に
アルミニウム薄膜を付着せしめる工程と、前記アルミニ
ウム薄膜とゲート電極とをマスクにして前記半導体動作
層と１ｂ］−導電型の不紳物を前記基板にイオン注入す
る工程と、前記アルミニウム薄膜を除去する工程と、前
記基板をアニールして注入されたイオンを活性化してソ
ース・ドレイン領域を形成する工程とを含んで構成され
る。
に有する基板の前記半導体動作層を覆って全面に高融点
金属のゲート材料及びアルミニウム薄膜を順次堆積する
工程と、前記アルミニウム薄膜を選択エツチングしてパ
ターン化する工程と、前記パターン化されたアルミニウ
ム薄膜全マスクとしてフッ素系ガスを用いる反応性イオ
ンエツチングにより前記ゲート材料を選択エツチングし
てゲート電極を形成すると同時に反応性イオンエツチン
グ中に生ずる軟化流動現象により前記ゲート電極側面に
アルミニウム薄膜を付着せしめる工程と、前記アルミニ
ウム薄膜とゲート電極とをマスクにして前記半導体動作
層と１ｂ］−導電型の不紳物を前記基板にイオン注入す
る工程と、前記アルミニウム薄膜を除去する工程と、前
記基板をアニールして注入されたイオンを活性化してソ
ース・ドレイン領域を形成する工程とを含んで構成され
る。
（実施例）
次に、本発明の実施例について説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程順に示したＥＩ’ＴＣｉｌｉ図である。
めの工程順に示したＥＩ’ＴＣｉｌｉ図である。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板２１にレジストをマスクとしてＳｉイオンを４０ ｋ
ｅＶのイオンエネルギーで２Ｘ１０１２０−２注入し、
動作層領域２２を形成する。レジスト除去後ゲート電極
材料としてＴｉＷ膜２膜上３パッタ法により３ｏｏｏ１
の膜厚で形成し、更にアルミニウム薄膜を抵抗加熱法を
用いて３０００λの膜厚で形成し、パターン化したホト
レジストバタークにアルミニウム薄ｈｌ熱リン酸溶液で
エツチングしアルミニウム薄膜パターン２４を形成する
。
板２１にレジストをマスクとしてＳｉイオンを４０ ｋ
ｅＶのイオンエネルギーで２Ｘ１０１２０−２注入し、
動作層領域２２を形成する。レジスト除去後ゲート電極
材料としてＴｉＷ膜２膜上３パッタ法により３ｏｏｏ１
の膜厚で形成し、更にアルミニウム薄膜を抵抗加熱法を
用いて３０００λの膜厚で形成し、パターン化したホト
レジストバタークにアルミニウム薄ｈｌ熱リン酸溶液で
エツチングしアルミニウム薄膜パターン２４を形成する
。
次に、第１図（ｂ）に示すように、アルミニウム薄膜パ
ターン２４をエツチングマスクとして、８Ｆ６ガスを用
いた反応性イオンエツチングによりＴｉＷ膜２３′ｔ−
エツチングしゲート電極２５を形成すると同時釦、アル
ミニウム薄膜の軟化流動を利用し、ゲート電極側面にア
ルミニウム薄膜を付着せしめたアルミニウム薄膜パター
ン２６を形成する。引続き、アルミニウム薄膜で覆われ
たゲート電極をマスクにＳｉイオンを８０ＫｅＶのイオ
ンエネルギーで２Ｘ１０ ｃＩｎ ソース・ドレイン
領域２７となる領域に注入する。
ターン２４をエツチングマスクとして、８Ｆ６ガスを用
いた反応性イオンエツチングによりＴｉＷ膜２３′ｔ−
エツチングしゲート電極２５を形成すると同時釦、アル
ミニウム薄膜の軟化流動を利用し、ゲート電極側面にア
ルミニウム薄膜を付着せしめたアルミニウム薄膜パター
ン２６を形成する。引続き、アルミニウム薄膜で覆われ
たゲート電極をマスクにＳｉイオンを８０ＫｅＶのイオ
ンエネルギーで２Ｘ１０ ｃＩｎ ソース・ドレイン
領域２７となる領域に注入する。
次に、第１図（Ｃ）に示すように、アルミニウム薄膜を
熱リン酸溶液を用いて除去し次後、眉間絶縁膜としてＳ
ｉｎ、膜２８を２０００λの膜厚で堆積し、Ｈ２ガス中
で８００℃、２０分の７ニールを行い注入された８ｉの
電気的活性化を行なわしめ、ソース・ドレイン領域２７
を形成する。以後ソース・ドレイン領域の所定の個所に
コンタクト孔を開孔し、コンタクト部にＡｕＧｅ−Ｎｉ
薄膜を形成し、Ｈ２ガス中で４００℃の熱処理をして合
金化を行わしめて、ソース・ドレイン１甑２９を形成し
、本発明の方法によるＧａＡｓ−ＦＥＴの製造を完了せ
しめる。
熱リン酸溶液を用いて除去し次後、眉間絶縁膜としてＳ
ｉｎ、膜２８を２０００λの膜厚で堆積し、Ｈ２ガス中
で８００℃、２０分の７ニールを行い注入された８ｉの
電気的活性化を行なわしめ、ソース・ドレイン領域２７
を形成する。以後ソース・ドレイン領域の所定の個所に
コンタクト孔を開孔し、コンタクト部にＡｕＧｅ−Ｎｉ
薄膜を形成し、Ｈ２ガス中で４００℃の熱処理をして合
金化を行わしめて、ソース・ドレイン１甑２９を形成し
、本発明の方法によるＧａＡｓ−ＦＥＴの製造を完了せ
しめる。
以上述べた本発明の方法によるＧａＡｓ 、 ＰＥＴと
は別忙、比較のため、以下の製造工程による従来法を用
いてＦＥＴ金製造した。即ち、動作層形成後、ゲート電
極材料としてＴｉＷ膜を形成した後、ホトレジストパタ
ーンを形成し、このホトレジストバター／をマスクにＴ
ｉＷ膜をエツチングしかつオーバーエツチングを施こし
、レジストマスクに対しアンダーカットを生ぜしめた後
、レジストマスクとしてｎ＋層形成用Ｓｉイオンを注入
し、レジスト除去後、層間絶縁膜としてＳ ｉｏ、膜を
堆積し、高温アニール工程を経て従来法によるＦＥＴの
製造を完了した。Ｓ１イオン注入条注、ＴｉＷ、ＳｉＯ
□膜厚及び高温アニール条件は本発明の実施例で述べた
条件と同一である。
は別忙、比較のため、以下の製造工程による従来法を用
いてＦＥＴ金製造した。即ち、動作層形成後、ゲート電
極材料としてＴｉＷ膜を形成した後、ホトレジストパタ
ーンを形成し、このホトレジストバター／をマスクにＴ
ｉＷ膜をエツチングしかつオーバーエツチングを施こし
、レジストマスクに対しアンダーカットを生ぜしめた後
、レジストマスクとしてｎ＋層形成用Ｓｉイオンを注入
し、レジスト除去後、層間絶縁膜としてＳ ｉｏ、膜を
堆積し、高温アニール工程を経て従来法によるＦＥＴの
製造を完了した。Ｓ１イオン注入条注、ＴｉＷ、ＳｉＯ
□膜厚及び高温アニール条件は本発明の実施例で述べた
条件と同一である。
以上、本発明の方法及び従来の方法によジ製造されたゲ
ート長０．５，１，２．４μｍを有するトランジスタの
しきい値電圧をウェーハ内２ｏ個のトランジスタについ
て測定した。第２図に本発明によるものと従来法による
ものとを比較した結果を示す。従来法を用いて製造され
たトランジスタに関しては、ゲート長の縮小に伴うしき
い値電圧の負方向シフトの程度が増大すると同時にウェ
ーハ面内のばらつきが著るしく大きい。一方、本発明の
方法を用いて製造されたトランジスタについては、ゲー
ト長の縮小に伴うしきい値電圧の負方向シフトが低減さ
れると同時にウェーハ面内のばらつきが非常に小さい結
果が得られておｐ、本発明の効果が確認された。これは
、従来法においては横方向エツチングでゲート金属のア
ンダーカット量を制御するのに対し、本発明においては
、ゲート電極の縦方向エツチングに寄与する反応性イオ
ンの照射によるアルミニウム薄膜の軟化流動現象の利用
により、縦方向エツチングに寄与する反応性イオンのウ
ェーハ面内での分布のむらが、横方向エツチングに寄与
するラジカルのウェーハ面内での分布のむらに比べ著る
しく小さい事に起因していると考えられる。
ート長０．５，１，２．４μｍを有するトランジスタの
しきい値電圧をウェーハ内２ｏ個のトランジスタについ
て測定した。第２図に本発明によるものと従来法による
ものとを比較した結果を示す。従来法を用いて製造され
たトランジスタに関しては、ゲート長の縮小に伴うしき
い値電圧の負方向シフトの程度が増大すると同時にウェ
ーハ面内のばらつきが著るしく大きい。一方、本発明の
方法を用いて製造されたトランジスタについては、ゲー
ト長の縮小に伴うしきい値電圧の負方向シフトが低減さ
れると同時にウェーハ面内のばらつきが非常に小さい結
果が得られておｐ、本発明の効果が確認された。これは
、従来法においては横方向エツチングでゲート金属のア
ンダーカット量を制御するのに対し、本発明においては
、ゲート電極の縦方向エツチングに寄与する反応性イオ
ンの照射によるアルミニウム薄膜の軟化流動現象の利用
により、縦方向エツチングに寄与する反応性イオンのウ
ェーハ面内での分布のむらが、横方向エツチングに寄与
するラジカルのウェーハ面内での分布のむらに比べ著る
しく小さい事に起因していると考えられる。
（発明の効果）
以上説明したように、本発明によれば、ゲート領域とｎ
＋層との間隔を精度良く、かつ再現性良く制御すること
ができる半導体装置の製造方法が得られる。
＋層との間隔を精度良く、かつ再現性良く制御すること
ができる半導体装置の製造方法が得られる。
第１図＜ａ＞〜（Ｃ）は本発明の一実施例を説明するた
めの工程順に示した断面図、第２図は本発明の方法と従
来の方法とにより製造されたトランジスタの特性を示す
特性図、第３図は従来のＦＥＴの一例の断面図、第４図
は従来のＦＥＴの他の例の断面図である。 １・・・・・・半絶縁性基板、２・・・・・・動作層、
３・・・・・・ゲート電極、４・・・・・・ソース・ド
レイン領域、５・・・・・・層間絶縁膜、６・・・・・
・ソース・ドレインを他、配線、１１・・・・・・半絶
縁性基板、１２・・・・・・動作層、１３・・・・・・
ゲート１１！極、１４・・・・・・ゲート電ｉエツチン
グ用マスク、１５・・・・・・ソース・ドレイン領Ｌ１
６・・・・・・層間絶縁膜、１７・・・・・・ソース・
ドレイン電極配線、２１・・・・・・半絶縁性基板、２
２・・・・・・動作層、２３・・・・・・ＴｉＷ膜、２
４・・・・・・アルミニウム薄膜パターン、２５・・・
・・・ゲート電極、２６・旧・・アルミニウム薄膜パタ
ーン、２７・・・・・・ソース・ドレイン領域、２８・
・・・・・Ｓ＋Ｏ，ＩＪ、２９・・・・・・ソース・ド
レイン電極。 、）７ ｚ２２７ 第１図 Ｑ、／ ／ １
０テート委 （μ、−Ｌ） 、粂２ 図 １４ ｔ６ 第４ 旧
めの工程順に示した断面図、第２図は本発明の方法と従
来の方法とにより製造されたトランジスタの特性を示す
特性図、第３図は従来のＦＥＴの一例の断面図、第４図
は従来のＦＥＴの他の例の断面図である。 １・・・・・・半絶縁性基板、２・・・・・・動作層、
３・・・・・・ゲート電極、４・・・・・・ソース・ド
レイン領域、５・・・・・・層間絶縁膜、６・・・・・
・ソース・ドレインを他、配線、１１・・・・・・半絶
縁性基板、１２・・・・・・動作層、１３・・・・・・
ゲート１１！極、１４・・・・・・ゲート電ｉエツチン
グ用マスク、１５・・・・・・ソース・ドレイン領Ｌ１
６・・・・・・層間絶縁膜、１７・・・・・・ソース・
ドレイン電極配線、２１・・・・・・半絶縁性基板、２
２・・・・・・動作層、２３・・・・・・ＴｉＷ膜、２
４・・・・・・アルミニウム薄膜パターン、２５・・・
・・・ゲート電極、２６・旧・・アルミニウム薄膜パタ
ーン、２７・・・・・・ソース・ドレイン領域、２８・
・・・・・Ｓ＋Ｏ，ＩＪ、２９・・・・・・ソース・ド
レイン電極。 、）７ ｚ２２７ 第１図 Ｑ、／ ／ １
０テート委 （μ、−Ｌ） 、粂２ 図 １４ ｔ６ 第４ 旧
Claims (1)
- 半導体動作層を上面に有する基板の前記半導体動作層を
覆って全面に高融点金属のゲート材料及びアルミニウム
薄膜を順次堆積する工程と、前記アルミニウム薄膜を選
択エッチングしてパターン化する工程と、前記パターン
化されたアルミニウム薄膜をマスクとしてフッ素系ガス
を用いる反応性イオンエッチングにより前記ゲート材料
を選択エッチングしてゲート電極を形成すると同時に反
応性イオンエッチング中に生ずる軟化流動現象により前
記ゲート電極側面にアルミニウム薄膜を付着せしめる工
程と、前記アルミニウム薄膜とゲート電極とをマスクに
して前記半導体動作層と同一導電型の不純物を前記基板
にイオン注入する工程と、前記アルミニウム薄膜を除去
する工程と、前記基板をアニールして注入されたイオン
を活性化してソース・ドレイン領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21681684A JPS6195571A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21681684A JPS6195571A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6195571A true JPS6195571A (ja) | 1986-05-14 |
Family
ID=16694335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21681684A Pending JPS6195571A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6195571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436024A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Formation of wiring of semiconductor device |
| US5540812A (en) * | 1991-01-31 | 1996-07-30 | Sony Corporation | Dry etching method |
-
1984
- 1984-10-16 JP JP21681684A patent/JPS6195571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436024A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Formation of wiring of semiconductor device |
| US5540812A (en) * | 1991-01-31 | 1996-07-30 | Sony Corporation | Dry etching method |
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