JPS61144071A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、寄生抵抗の低減化を可能ならしめる化合物半
導体電界効果トランジスタの製造方法に関する。

〔従来技術とその問題点〕

化合物半導体、とりわ１６Ｍ、化ガリウム（ＧａＡＳ）
はポろトシリコン材料と称され、高速動作が可能な電界
効果トランジスタ（ＦＥＴ）並びに集積回路の製造が可
能である事から、現在各所で研究試作がなされている。

ＦＥＴ特性の高性能化の要請から現状では、ゲート領域
に近接して高電導度ソースドレイン層（以下ｎ＋層と称
する）を形成する製造方法が知られている。（１９８３
年アイ・イー・イー・イーソリッドステートサーキット
コンファレンス・ダイジェストオブテクニカルペーパー
ズ４４頁（１９８３ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ　５ｏｌｉｄ−８ｔａ−１ｅ　（：ｉｒｗｉｔｓ　
（：：ｏｎｆｅｒｅｎｃｅ、］）ｉｇｅｓｔ　ｏｆ　Ｔ
ｅｃｈｎ−ｉｃａｌ　ｐａｐｅｒｓ　Ｐ−４４）　）ｏ
第２図はそれ等ＦＥＴの模式断面図を示したもので、高
電導度ソース・ドレイン層はゲート電極をマスクに、動
作層と同一電導屋を示す不純物を、イオン注入法を用い
て高濃度ｔζ注入する周知の方法で製造されたものであ
る。

ここで第２図において２１は半絶縁性基板、２２は動作
層、２３はゲート電極、２４は高電導度ソース・ドレイ
ン層、２５は層間肥縁膜、２６はソース・ドレインオー
ミック電極、２７はソース・ドレイン電極配線である。

このような高電導度ソース・ドレイン層を有するＦＥＴ
では寄生抵抗の低減化が可能であり、相互コンダクタン
スの増大をもたらすためＦＥＴ％性及び集積回路の性能
向上につながる。ｇ２図に示したように、高電導度ソー
ス・ドレイン層、即ちｎ＋層をイオン注入法で形成する
場合は、このｎ＋層の深さに胸しては深さが大である程
ｎ＋層の抵抗が小さくなり好ましいが、一方ｎ＋層の深
さが大になるに従がい、いわゆる短チヤネル効果が顕著
となり、ゲート長の縮少化に伴いしきい値電圧の負方向
シフトが生じ、しきい値電圧の制御が困難となる大きな
問題が生ずる。

短チヤネル効果に起因した不利益を回避するためには、
ｎ＋層の深さを動作層の深さと同程度に浅くする事が必
要となる。しかしながら単にｎ　層の深さを浅くする方
法では、ｎ＋層のシート抵抗の充分な低減化をはかる事
が難かしく、さらには、ｎ＋層厚薄層化伴いオーミック
電極接触抵抗の増大が生じ、満足のゆくものではない。

従って高性能集積回路実現のためには、しきい値電圧の
制御性向上の達成が第一であり、そのためｎ＋層の薄層
化を行ない、とのｎ＋層の薄層化に伴う抵抗値の増大分
を補償するため、低接触抵抗値を有するオーミック電極
をゲート電極に近接して設け、ｎ＋層の抵抗及びオーミ
ック接触抵抗より成る寄生抵抗値の低減化をはかり得る
電界効果トランジスタの製造方法の開発が急務であり、
現在模索されている。

〔発明の目的〕

本発明は、以上の点を考慮し、ゲート電極下動作層と接
して浅いｎ＋層を形成し、更にゲート電極に近接して低
接触抵抗値を有するソース・ドレインオーミック電極を
設ける事により、しきい値電圧制御性の向上及び寄生抵
抗値低減化を達成し得る電界効果トランジスタを含む半
導体装置の新規な製造方法を提供する事にある。　　　
　　゛〔発明の構成〕 即ち本発明によれば、化合物半導体動作層上にゲート電
極パターンを形成した後、第１の絶縁膜をゲート電極及
び半導体動作層表面をおおって形成し、ゲート電極をマ
スクに第１の絶縁膜を通し−て動作層と同一導電盤を有
する不純物を注入し、引き続き第２の絶縁膜を全面ｔＣ
被着し、異方性ドライエツチングにより第２の絶縁膜を
エツチングし、第１の絶縁膜でおおわれた前記ゲート電
極側面にのみ第２の絶縁膜を側壁として残置せしめた後
、該側壁をマスクとして第１の絶縁膜をエツチング除去
し、ソース・ドレイレ層となる半導体表頁を露出せしめ
、引き続き■族元素よりなる薄膜を全面に形成し、動作
層と同一導電盤を有する不純物を該■族元素薄膜を通し
て半導体中に注入し高温アニールを実施した後、オーミ
ック電極構成材料を全面に被着せしめ、ゲート電極をお
詔う該■族元素薄膜及びオーミック電極構成材料を除去
することを特徴とする電界効果トランジスタを含む半導
体装置の製造方法である。

〔本発明の作用・原理〕

本発明の骨子は、ゲート電極をおおってｊｌｌｌの絶縁
膜を形成し、該絶縁膜を通してイオン注入を行う事によ
り、浅い深さを有するｎ　層を形成ししきい値電圧の制
御性を確保−し、しかる後第１の絶縁膜でおおわれたゲ
ート電極側間に第２の絶縁膜による側壁を形成し該側壁
をマスクに第Ｉの絶縁膜をエツチング除去し、化合物半
導体表面を露出せしめ、■族元素薄膜の形成及び該■族
薄膜を通してのイオン注入により低接触抵抗値を有する
オーミック電極を第２の絶縁膜よりなる側壁幅の間隔で
ゲート電極に近接して設ける事により、寄生抵抗値の低
減化を可能ならしめる点にあり、これにより高性能電界
効果トランジスタの製造が可能となる。

〔実施例〕

以下本発明の実施例につき図面を参照して詳細に説明す
る。第１図（４）〜（ト）は本発明の詳細な説明するた
めのＧａＡＳショットキー障壁ゲート電界効果トランジ
スタの製造工程を順を追って示した素子模式断面図であ
る。半絶縁性ＱａＡｓ基板１にレジストをマスクとして
Ｓｉイオンを３０ＲｅＶのイオンエネルギーで２Ｘ１０
”ｍ−”注入し、動作層領域２を形成する。レジスト除
去後、ゲート電極材料としてＴｉＷ膜をスパッタ法によ
り５０００Ａ被着し、パターン化したホトレジストをマ
スクにＴｉＷ膜をドライエツチングで除去しゲート電極
３を形成する（第１図（Ａ））次に試料全面にＣＶＤ法
によりＳｉ□、膜（厚み５ｏＯＡ）４を全頁に形成し８
０ＲｅＶ　、　２　Ｘ　１０　”ＣＰＲ−”　Ｓ　ｉイ
オンを注入し浅い接合深さを有するｎ＋層領域５を形成
する（第１図ＣＢ））。

引き続きＣＶＤ法によりＳｉ、Ｎ４膜（厚み０．２μｍ
を全面に形成し、ＣＨｓＦガスを用いたドライエツチン
グ法により該８１　ｓ　Ｎ４膜を垂直方向からエツチン
グし側壁６を形成し、該側壁をマスクにＳｉＯ２膜をバ
ッフアートフッ酸液でエツチングした後、全面に８００
＾膜厚を有するＱｅ薄膜７を形成し、該）薄膜を通して
Ｓｉイオンを１２０ＲｅＶ１ｘｌＯｃｐｎの条件で注入
しＧ　ｅ　−Ｇ　ａ　Ａ　Ｓ界面の混合（ミキシング）
を生せしめた後、全面に５ＩＣｈ膜８を２０００λの膜
厚で堆積し、さらに８００４℃、２０分のＨ，ガス中ア
ニールを実施しすでに形成したｎ＋層の不純物分布に該
Ｑｅ薄膜を通して基板へ注入された不純物分布が加算さ
れたｎ＋層９を形成した（第１図（Ｑ）、。

次に５ｈｏｔ膜８をバッフアートフッ酸液で除去した後
、７００Ａ膜厚のＮｉ膜１０を堆積し引き続きホトレジ
スト１１を回転塗布し１５０°０ベークによりレジスト
を軟化流動せしめた（第１５Ａ（Ｄ））。次にＣＦ４ガ
スを用いて試料全体をドライエツチングする事により、
ゲート電極３上のレジストを除去しＮｉ膜を露出せしめ
、引き続きＡ【イオンを用いたイオンミリングによりゲ
ート電極上の不要なＮｉ、Ｇｅ膜を除去しホトレジスト
を溶解した後４００’ＯＨ。

ガスアロイ処理を経てソース・ドレイン電極１２となし
た後層間絶縁膜として５ｌｏｔ膜１３を全面に形成した
後、ソース・ドレイン領域上の上層配線と接する領域の
層間絶縁膜の穴あけを行ない、’ｌ’　ｉ　−ｐ　ｔ　
−Ａ　ｕ配−１４を形成する事によりＦ’ＥＴの製造を
完了した（第１ｒ！Ａ■）。

以上述べた本発明の方法によるＦＥＴの他、以下述べる
従来法を用いてＦＥＴを製造した。本発明の詳細な説明
した第１図（２）迄は同一である。以後ゲート電極をマ
スクとしてＳｉイオンを１２０ＲｅＶ。

２Ｘ１０”５１−”注入しＳｉ０ｗ保護膜（０，２μｍ
厚み）を全面に形成した後、９５０℃、２秒の赤外線ラ
ンプアニールを実施しｎ＋層領域を形成した。次にソー
ス・ドレイン電極となるべき領域の５ｉｏｚ膜をエツチ
ングにより除去しＱａＡｓ面を露出せしめ、ＡｕＧｅ及
びＮｉ膜を被着し、４００℃Ｈ，ガスアロイ処理を経て
ソース・ドレイン電極となし層間膜としてｓｉｏ、膜を
堆積し、所定個所のソース・ドレイン電極上の５ｉＯｔ
ｌ１４をエツチング除去し’ｌ’１−ｐｉ−Ａｕ配線を
形成する事により従来法によるＦＥＴの製造を完了した
。

本発明の方法及び従来法により製造されたＦＥＴに関し
ゲート長１μｍ及び５μｍのＦＥＴ各２各個０個いてし
きい値電圧及び相互コンダクタンスを測定し平均値を求
めた。

下表がその結果を示したもので、従来法により負の大き
な値を示し、短チヤネル効果が現われている。−力木発
明の方法で製造されたＦＥＴでは１μｍのゲート長にお
いても５μｍのゲート長のｎＴと同等のしきい値電圧が
得られ短チヤネル効果が回避されている。さらに本発明
の方法で製造されたＦ”ＥＴの相互コンダクタンス値は
、従来法で製造されたＦＥＴのそれに比べ大であり、低
接触抵抗値を有するオーミック電極をゲート電極に近接
して設けた効果が現われており、本発明の効果が実証さ
れた。

〔発明の効果〕

以上詳細に説明した様に、本発明の方法を用いる事によ
り、ゲート電極下の動作層と同程度の深さを有するｎ＋
層を動作層と接して設ける事が出来さらにミキシング技
術を用いた低接触抵抗値を有するオーミック電極を、ゲ
ート電極側面に設けた絶縁物側壁で分離し近接して形成
し得る事から、しきい値電圧の制御性が格段に向上し、
かつ寄生抵抗の低減化が達成し得る事により、高性能Ｆ
「及びそれ尋を含む高性能半導体装置の製造が可能とな
る。

先の実施例においては、■族元素薄膜とり、ＫＧｅ薄膜
を用いた場合について述べたが、同様の効果はＳｉ等他
の■族元素を用いても期待出来る。またＱｅ薄膜上に被
着した金属膜としてはＮｉの場合を示したが、Ｎｉに限
らずＡＵ＃Ｔａｅｇｏｔｗ等の金属膜も用いる事が出来
る。またミキシングのイオン種としてＳｉ以外にＳｉ、
５１１ｊＳｅｊＴｅ等も用いる事が出来、また集束イオ
ンビーム技術を用いて注入してもよい。

【図面の簡単な説明】 第１図は本発明の方法によるＱａＡｓ電界効果トランジ
スタの製造工程を順を追って示した素子模式断面図であ
り、第２図は従来法で製造された５πの素子模式断面図
である。 ７１−１　　図 ７１−２　　図

Claims (1)

【特許請求の範囲】
1. 　化合物半導体動作層表面にゲート電極パターンを形成
   した後、第１の絶縁膜をゲート電極及び半導体動作層表
   面をおおって形成し、ゲート電極をマスクに第１の絶縁
   膜を通して動作層と同一導電型を有する不純物を注入し
   引き続き第２の絶縁膜を全面に被着し、異方性ドライエ
   ッチングにより第２の絶縁膜をエッチングし、第１の絶
   縁膜でおおわれた前記ゲート電極側面にのみ第２の絶縁
   膜を側壁として残量せしめた後、該第２絶縁膜側壁をマ
   スクとして第１の絶縁膜をエッチング除去しソース・ド
   レイン層となる半導体表面を露出せしめ、引き続きIV族
   元素よりなる薄膜を全面に形成し、動作層と同一導電型
   を有する不純物を該IV族元素薄膜を通して半導体中に注
   入し高温アニールを実施した後、オーミック電極構成材
   料を全面に被着せしめ、ゲート電極をおおう該IV族元素
   薄膜及びオーミック電極構成材料を除去することを特徴
   とする電界効果トランジスタを含む半導体装置の製造方
   法。