JPH01268072A - 接合形電界効果トランジスタを製造する方法 - Google Patents
接合形電界効果トランジスタを製造する方法Info
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- JPH01268072A JPH01268072A JP63084235A JP8423588A JPH01268072A JP H01268072 A JPH01268072 A JP H01268072A JP 63084235 A JP63084235 A JP 63084235A JP 8423588 A JP8423588 A JP 8423588A JP H01268072 A JPH01268072 A JP H01268072A
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- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 230000005669 field effect Effects 0.000 title claims description 16
- 239000000463 material Substances 0.000 claims abstract description 70
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 230000001681 protective effect Effects 0.000 claims abstract description 21
- 239000000126 substance Substances 0.000 claims abstract description 11
- 150000001875 compounds Chemical class 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 230000001464 adherent effect Effects 0.000 claims description 12
- 230000000873 masking effect Effects 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 9
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 239000000853 adhesive Substances 0.000 claims description 5
- 230000001070 adhesive effect Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000007547 defect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000001020 plasma etching Methods 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 230000006698 induction Effects 0.000 description 11
- 230000003068 static effect Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000012634 fragment Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- -1 Specifically Substances 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910001297 Zn alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66924—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with an active layer made of a group 13/15 material
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体デバイスに関する。詳しくいうと、本発
明は接合形電界効果トランジスタ（ＦＥＴ）を製造する
方法に関する。
明は接合形電界効果トランジスタ（ＦＥＴ）を製造する
方法に関する。
［従来の技術］
比較的高い周波数でかつ比較的高い電力で動作すること
ができる接合形電界効果半導体デバイスの一例は静電誘
導トランジスタである。この静電誘導トランジスタはキ
ャリヤを制御可能に減少させることができる短い、高抵
抗率の半導体チャネル領域を特徴としている。静電誘導
トランジスタの電流−電圧特性は三極真空管の電流−電
圧特性におおむね類似している。静電誘導トランジスタ
の一形式は一組の細長いゲート領域及びこれらゲート領
域と互いに入り込んだ態様の一組の細長いソース領域を
含む表面ゲート静電誘導トランジスタ（ＳＧＳＩＴ）で
ある。これらデバイスの製造においてロコス（ＬＯＧＯ
５）のプロセスはゲート領域をソース領域から分離する
二酸化シリコンを生成するために使用される。酸化物の
存在はゲートーソースの分離を提供するだけでなく、デ
バイスの電気的特性にも有利な効果をもたらす、デバイ
スを製造するプロセス中、シリコン酸化物は露出された
シリコン本体の制御される局部酸化によって生成される
から、このプロセスはソース及びゲート形成段階中の、
或はソース及びゲートメタライゼーションのパターン化
における一寸した誤整列には不感知である。
ができる接合形電界効果半導体デバイスの一例は静電誘
導トランジスタである。この静電誘導トランジスタはキ
ャリヤを制御可能に減少させることができる短い、高抵
抗率の半導体チャネル領域を特徴としている。静電誘導
トランジスタの電流−電圧特性は三極真空管の電流−電
圧特性におおむね類似している。静電誘導トランジスタ
の一形式は一組の細長いゲート領域及びこれらゲート領
域と互いに入り込んだ態様の一組の細長いソース領域を
含む表面ゲート静電誘導トランジスタ（ＳＧＳＩＴ）で
ある。これらデバイスの製造においてロコス（ＬＯＧＯ
５）のプロセスはゲート領域をソース領域から分離する
二酸化シリコンを生成するために使用される。酸化物の
存在はゲートーソースの分離を提供するだけでなく、デ
バイスの電気的特性にも有利な効果をもたらす、デバイ
スを製造するプロセス中、シリコン酸化物は露出された
シリコン本体の制御される局部酸化によって生成される
から、このプロセスはソース及びゲート形成段階中の、
或はソース及びゲートメタライゼーションのパターン化
における一寸した誤整列には不感知である。
［発明が解決しようとする問題点］
１ Ｇ）ｌｚ以上の周波数で動作すべきである静電誘導
トランジスタに対しては、シリコン以外の半導体材料、
例えば、ＧａＡｓ及びＩｎＰのような化合物半導体材料
が必要となる。しかしながら、シリコン表面ゲート静電
誘導トランジスタの製造に対して十分に確立された技術
は他の半導体材料を使用するデバイスの製造には直接適
用できない、何故ならば、安定な自然の酸化物が化合物
半導体材料からは形成できないからである。その上、シ
リコンの場合に可能であったのと同じ金属がこれら化合
物半導体材料においてＰ影領域とＮ影領域の両方とオー
ム接触を行なうために使用できない、従って、２つの異
なる種類のオームメタライゼーションをソース及びゲー
ト領域に別々にパターン化しなければならず、破局的誤
整列の可能性を増大させる。さらに、ゲート領域の全部
をそれぞれのポンディングパッドに相互接続するために
及びソース領域の全部をそれぞれのポンディングパッド
に相互接続するために第３のメタライゼ、−ジョンを付
着し、パターン化しなければならず、この点でも誤整列
の可能性をもたらす。
トランジスタに対しては、シリコン以外の半導体材料、
例えば、ＧａＡｓ及びＩｎＰのような化合物半導体材料
が必要となる。しかしながら、シリコン表面ゲート静電
誘導トランジスタの製造に対して十分に確立された技術
は他の半導体材料を使用するデバイスの製造には直接適
用できない、何故ならば、安定な自然の酸化物が化合物
半導体材料からは形成できないからである。その上、シ
リコンの場合に可能であったのと同じ金属がこれら化合
物半導体材料においてＰ影領域とＮ影領域の両方とオー
ム接触を行なうために使用できない、従って、２つの異
なる種類のオームメタライゼーションをソース及びゲー
ト領域に別々にパターン化しなければならず、破局的誤
整列の可能性を増大させる。さらに、ゲート領域の全部
をそれぞれのポンディングパッドに相互接続するために
及びソース領域の全部をそれぞれのポンディングパッド
に相互接続するために第３のメタライゼ、−ジョンを付
着し、パターン化しなければならず、この点でも誤整列
の可能性をもたらす。
［問題点を解決するための手段］
整列の問題を減少させ、かつ局部酸化技術（ロコス）を
使用しない接合形電界効果トランジスタを製造する改良
された方法が本発明による方法によって提供される。こ
の方法は１つの導電形の比較的低抵抗率の半導体材料の
サブストレートとこのサブストレートに隣接する同じ１
つの導電形の比較的高抵抗率の半導体材料の層とを含む
半導体材料の本体を提供することを含む、この層は本体
の表面に表面を有する。（即ち、この層の表面が本体の
表面を構成する。）前記１つの導電形の導電形付与物質
が前記表面から前記層の複数の離間されたソース領域に
導入される。複数の開口を有する第１のマスクが前記表
面上に形成される。各開口は２つの隣接するソース領域
間の中間の前記表面の部分を露出させる。前記第１のマ
スクは各開口においてアンダーカットされており、従っ
て開口の幅が前記表面から離れた位置よりも前記表面に
おいて広くなっている０反対の導電形の導電形、付与物
質が前記第１のマスクの複数の開口によって定められた
前記表面から前記層の複数のゲート領域に導入される。
使用しない接合形電界効果トランジスタを製造する改良
された方法が本発明による方法によって提供される。こ
の方法は１つの導電形の比較的低抵抗率の半導体材料の
サブストレートとこのサブストレートに隣接する同じ１
つの導電形の比較的高抵抗率の半導体材料の層とを含む
半導体材料の本体を提供することを含む、この層は本体
の表面に表面を有する。（即ち、この層の表面が本体の
表面を構成する。）前記１つの導電形の導電形付与物質
が前記表面から前記層の複数の離間されたソース領域に
導入される。複数の開口を有する第１のマスクが前記表
面上に形成される。各開口は２つの隣接するソース領域
間の中間の前記表面の部分を露出させる。前記第１のマ
スクは各開口においてアンダーカットされており、従っ
て開口の幅が前記表面から離れた位置よりも前記表面に
おいて広くなっている０反対の導電形の導電形、付与物
質が前記第１のマスクの複数の開口によって定められた
前記表面から前記層の複数のゲート領域に導入される。
誘電体の保護物質が前記第１のマスクの開口を通じて前
記表面に付着され、複数の一時的ゲート部材を形成する
。各一時的ゲート部材は前記表面に隣接する基部が前記
表面から離れた最上部よりも幅が広くなっている。前記
第１のマスクは除去され、前記一時的ゲート部材によっ
て占有された部分を除く前記表面が露出される。この露
出された表面上及び前記一時的ゲート部材上にそれぞれ
付着性の、非導電性の保護物質の層が付着される。この
付着性の、非導電性の保護物質層上にマスク用物質が付
着される。このマスク用物質は除去され、前記一時的ゲ
ート部材の前記最上部上にある前記付着性の、非導電性
の保護物質層の部分が露出される。前記一時的ゲート部
材及びこれに隣接する前記付着性の、非導電性の保護物
質層の部分が除去され、残りのマスク用物質により複数
の開口を有する第２のマスクが形成される。各開口は前
記ゲート領域の１つの表面の一部分を露出させる。この
第２のマスクは各開口においてアンダーカットされてお
り、従って開口の幅が前記表面から離れた位置よりも前
記表面において広くなっている。前記反対の導電形の半
導体物質にオーム接触するための導電性物質が前記第２
のマスクの開口によって定められた前記各ゲート領域の
露出表面の一部分に付着され、複数のゲート接触部材が
形成される。前記第２のマスクは除去される。前記付着
性の、非導電性の保護物質層に複数の開口が形成され、
各ソース領域の表面のある領域を露出させる。前記１つ
の導電形の半導体物質にオーム接触するための導電性物
質が各ソース領域の前記露出表面の領域の一部分に付着
され、複数のソース接触部材が形成される、導電性物質
が適用されて前記ソース接触部材と接触するソース相互
接続及び前記ゲート接触部材と接触するゲート相互接続
がそれぞれ形成される。
記表面に付着され、複数の一時的ゲート部材を形成する
。各一時的ゲート部材は前記表面に隣接する基部が前記
表面から離れた最上部よりも幅が広くなっている。前記
第１のマスクは除去され、前記一時的ゲート部材によっ
て占有された部分を除く前記表面が露出される。この露
出された表面上及び前記一時的ゲート部材上にそれぞれ
付着性の、非導電性の保護物質の層が付着される。この
付着性の、非導電性の保護物質層上にマスク用物質が付
着される。このマスク用物質は除去され、前記一時的ゲ
ート部材の前記最上部上にある前記付着性の、非導電性
の保護物質層の部分が露出される。前記一時的ゲート部
材及びこれに隣接する前記付着性の、非導電性の保護物
質層の部分が除去され、残りのマスク用物質により複数
の開口を有する第２のマスクが形成される。各開口は前
記ゲート領域の１つの表面の一部分を露出させる。この
第２のマスクは各開口においてアンダーカットされてお
り、従って開口の幅が前記表面から離れた位置よりも前
記表面において広くなっている。前記反対の導電形の半
導体物質にオーム接触するための導電性物質が前記第２
のマスクの開口によって定められた前記各ゲート領域の
露出表面の一部分に付着され、複数のゲート接触部材が
形成される。前記第２のマスクは除去される。前記付着
性の、非導電性の保護物質層に複数の開口が形成され、
各ソース領域の表面のある領域を露出させる。前記１つ
の導電形の半導体物質にオーム接触するための導電性物
質が各ソース領域の前記露出表面の領域の一部分に付着
され、複数のソース接触部材が形成される、導電性物質
が適用されて前記ソース接触部材と接触するソース相互
接続及び前記ゲート接触部材と接触するゲート相互接続
がそれぞれ形成される。
［実施例］
本発明、並びに本発明の他の目的、利点及び能力の十分
な理解のために、以下添付図面を参照して本発明の好ま
しい実施例について詳細に説明する。なお、図中、種々
の素子は寸法通りには図示されていない、若干の寸法は
本発明を明瞭に理解できるように他の寸法に対して誇張
して示されている。
な理解のために、以下添付図面を参照して本発明の好ま
しい実施例について詳細に説明する。なお、図中、種々
の素子は寸法通りには図示されていない、若干の寸法は
本発明を明瞭に理解できるように他の寸法に対して誇張
して示されている。
図面に例示された本発明による静電銹導形の接合形電界
効果トランジスタを製造する際に、１つの導電形の単結
晶半導体材料のサブストレートが支持構造体として提供
される。十分に理解できるように、このサブストレート
は通常、多数の同一のデバイスが同時に製造される比較
的大きな表面領域を有するスライス又はウェハである。
効果トランジスタを製造する際に、１つの導電形の単結
晶半導体材料のサブストレートが支持構造体として提供
される。十分に理解できるように、このサブストレート
は通常、多数の同一のデバイスが同時に製造される比較
的大きな表面領域を有するスライス又はウェハである。
しかしながら、例示の目的のために、スライスの一断片
に１つの静電誘導トランジスタの一部分のみを製造する
場合を図示し、説明する。以下の説明においては、ヒ化
ガリウム（ＧａＡｓ）が半導体材料として使用され、ま
たサブストレートは比較的低抵抗率のＮ形伝導体である
。
に１つの静電誘導トランジスタの一部分のみを製造する
場合を図示し、説明する。以下の説明においては、ヒ化
ガリウム（ＧａＡｓ）が半導体材料として使用され、ま
たサブストレートは比較的低抵抗率のＮ形伝導体である
。
平行平面の、対向する主表面を有する均一な比較的低抵
抗率のＮ形ＧａＡｓのスライス又はウェハが適当なスラ
イス及びクリーニング操作を含む既知の任意の結晶製造
技術によって作られる。第１図にこのスライス又はウェ
ハの一断片１０を示す。
抗率のＮ形ＧａＡｓのスライス又はウェハが適当なスラ
イス及びクリーニング操作を含む既知の任意の結晶製造
技術によって作られる。第１図にこのスライス又はウェ
ハの一断片１０を示す。
均一な比較的高抵抗率のＮ形ＧａＡｓのエピタキシャル
層１１が例えば既知の蒸着技術によってサブストレート
の表面に付着（デポジット）される、厚さ及び抵抗率が
精密に制御されるかつ単結晶サブストレート１０の結晶
構造の続きである層１１はこのようにしてサブストレー
トの表面に付着される。このエピタキシャル層１１の上
部表面はサブストレートと層間の界面に平行である。
層１１が例えば既知の蒸着技術によってサブストレート
の表面に付着（デポジット）される、厚さ及び抵抗率が
精密に制御されるかつ単結晶サブストレート１０の結晶
構造の続きである層１１はこのようにしてサブストレー
トの表面に付着される。このエピタキシャル層１１の上
部表面はサブストレートと層間の界面に平行である。
ウェハの表面はホトレジスト１２の層で覆われる０通常
の光蝕刻技術を使用してホトレジスト層１２に開口が形
成され、本体の表面を細長い平行表面領域のパターンに
露出させる。Ｇａ１ａにＮ形の導電形を付与するための
ドーピング物質が既知のイオン注入技術を使用してエピ
タキシャル層１１の露出された表面領域に導入される。
の光蝕刻技術を使用してホトレジスト層１２に開口が形
成され、本体の表面を細長い平行表面領域のパターンに
露出させる。Ｇａ１ａにＮ形の導電形を付与するための
ドーピング物質が既知のイオン注入技術を使用してエピ
タキシャル層１１の露出された表面領域に導入される。
ＧａＡｓの場合にはドーピング物質はシリコン、硫黄
、或はセレンでよい、ホトレジスト１２のマスクが本体
の他の部分をイオンの注入から保護し、Ｎ形のソース領
域１３が露出された領域に形成される。イオンの注入後
、ホトレジスト１２は除去され、ウェハは領域の格子欠
陥を除去しかつ注入されたドーピング物質を活性化する
ためにアニールされる。
、或はセレンでよい、ホトレジスト１２のマスクが本体
の他の部分をイオンの注入から保護し、Ｎ形のソース領
域１３が露出された領域に形成される。イオンの注入後
、ホトレジスト１２は除去され、ウェハは領域の格子欠
陥を除去しかつ注入されたドーピング物質を活性化する
ためにアニールされる。
次に、ウェハのエピタキシャル層１１の表面に第１のホ
トレジスト層１５、ゲルマニウムの薄い層１６、及び第
２のホトレジスト層１７を第２図に示すように付着する
ことによって３レベルのマスクが形成される。一連の適
当な光蝕刻及びエツチング工程によって第３図に示すよ
うなオーバーハングする或はアンダーカットのマスクが
３つの付着された層１５．１６、及び１７からつくられ
る。第２の即ち上部のホトレジスト層１７は既知の光蝕
刻マスキング及びエツチング手法によってエツチングさ
れ、現存するソース領域１３間の中間の表面領域上にあ
る層１７に開口を形成する。
トレジスト層１５、ゲルマニウムの薄い層１６、及び第
２のホトレジスト層１７を第２図に示すように付着する
ことによって３レベルのマスクが形成される。一連の適
当な光蝕刻及びエツチング工程によって第３図に示すよ
うなオーバーハングする或はアンダーカットのマスクが
３つの付着された層１５．１６、及び１７からつくられ
る。第２の即ち上部のホトレジスト層１７は既知の光蝕
刻マスキング及びエツチング手法によってエツチングさ
れ、現存するソース領域１３間の中間の表面領域上にあ
る層１７に開口を形成する。
上部ホトレジスト層１７の開口に露出されたゲルマニウ
ム層１６の部分がホトレジスト剤を殆ど侵さない適当な
エツチング剤によってエツチングされる。その後、ウェ
ハはゲルマニウム層１６を殆ど侵さないが第１のホトレ
ジスト層１５をエツチングするエツチング剤でエツチン
グされ、第３図に例示したようなオーバーハング構造を
有するアンダーカットマスフカ女形酸される。このエツ
チング工程中上部ホトレジスト層１７の若干又は全部が
除去されても全く問題のないことである。
ム層１６の部分がホトレジスト剤を殆ど侵さない適当な
エツチング剤によってエツチングされる。その後、ウェ
ハはゲルマニウム層１６を殆ど侵さないが第１のホトレ
ジスト層１５をエツチングするエツチング剤でエツチン
グされ、第３図に例示したようなオーバーハング構造を
有するアンダーカットマスフカ女形酸される。このエツ
チング工程中上部ホトレジスト層１７の若干又は全部が
除去されても全く問題のないことである。
次に、Ｐ形の導電形を付与する材料、特定すると、マグ
ネシウム、ベリリウム、或は亜鉛、がウェハのエピタキ
シャル層１１の露出した部分にイオン注入法により注入
される。オーバーハングマスク１５．１６．１７がこの
マスクの上部の狭くなった開口部分の下側に直接露出し
た領域以外の表面の領域を保護する。かくして、Ｐ形ド
ーピング剤は第３図に示すようにゲート領域１９に注入
される。
ネシウム、ベリリウム、或は亜鉛、がウェハのエピタキ
シャル層１１の露出した部分にイオン注入法により注入
される。オーバーハングマスク１５．１６．１７がこの
マスクの上部の狭くなった開口部分の下側に直接露出し
た領域以外の表面の領域を保護する。かくして、Ｐ形ド
ーピング剤は第３図に示すようにゲート領域１９に注入
される。
次に、第４図に示すように、一時的ゲート部材２１がア
ンダーカットマスク１５．１６．１７の開口のそれぞれ
によって提供された空間に形成され−る。誘電体材料、
特定すると、二酸化シリコン、がターゲットから、第４
図に矢印２３によって示すように、表面に対して直角で
ない角度でウェハに衝突するように蒸着される。マスク
１５．１６．１７のオーバーハング部分の陰の効果及び
二酸化シリコンの蒸着の方向（矢印２３）によって二酸
化シリコンは第４図に断面で示すように付着する。その
結果の一時的ゲート部材２１のそれぞれはその底部がエ
ピタキシャル層１１の表面と隣接し、上部が表面から離
間されており、そして側部がテーパー状のおおむね等脚
台形の形状にある。
ンダーカットマスク１５．１６．１７の開口のそれぞれ
によって提供された空間に形成され−る。誘電体材料、
特定すると、二酸化シリコン、がターゲットから、第４
図に矢印２３によって示すように、表面に対して直角で
ない角度でウェハに衝突するように蒸着される。マスク
１５．１６．１７のオーバーハング部分の陰の効果及び
二酸化シリコンの蒸着の方向（矢印２３）によって二酸
化シリコンは第４図に断面で示すように付着する。その
結果の一時的ゲート部材２１のそれぞれはその底部がエ
ピタキシャル層１１の表面と隣接し、上部が表面から離
間されており、そして側部がテーパー状のおおむね等脚
台形の形状にある。
第５図に示すように、３レベルのマスク１５．１６．１
７は除去される。その後、ウェハは注入されたＰ形イオ
ンをアニールして格子欠陥を修復しかつ注入されたドー
ピング剤を活性化するために、熱処理される。同時に、
注入されたドーピング剤はエピタキシャル層中にさらに
拡散し、ゲート領域１９の寸法を増大させる。ゲート領
域１９は一時的ゲート部材２１を横方向に越えて拡大し
、その結果ゲート領域１９とエピタキシャル層１１のＮ
形半導体物質間の整流性接合のエツジはウェハの露出表
面にある。
７は除去される。その後、ウェハは注入されたＰ形イオ
ンをアニールして格子欠陥を修復しかつ注入されたドー
ピング剤を活性化するために、熱処理される。同時に、
注入されたドーピング剤はエピタキシャル層中にさらに
拡散し、ゲート領域１９の寸法を増大させる。ゲート領
域１９は一時的ゲート部材２１を横方向に越えて拡大し
、その結果ゲート領域１９とエピタキシャル層１１のＮ
形半導体物質間の整流性接合のエツジはウェハの露出表
面にある。
次に、第６図に示すように、不活性化（パッシベーショ
ン）誘電体物質、例えば窒化シリコン、の層２５がウェ
ハ上に付着される。この層２５はソース領域１３及びゲ
ート領域１９と隣接するＮ形物質間の接合のエツジを含
むエピタキシャル層１１の露出表面上にある。この誘電
体層２５はまた、一時的ゲート部材２１上にもある。ホ
トレジスト或は他の適当な物質の層２６がウェハ上に付
着され、ウェハの表面と平行な滑らかな、平らな上部表
面を提供するように平面化される。
ン）誘電体物質、例えば窒化シリコン、の層２５がウェ
ハ上に付着される。この層２５はソース領域１３及びゲ
ート領域１９と隣接するＮ形物質間の接合のエツジを含
むエピタキシャル層１１の露出表面上にある。この誘電
体層２５はまた、一時的ゲート部材２１上にもある。ホ
トレジスト或は他の適当な物質の層２６がウェハ上に付
着され、ウェハの表面と平行な滑らかな、平らな上部表
面を提供するように平面化される。
次に、ウェハは反応性イオン・エッチングプロセスを受
け、層２６の物質を一時的ゲート部材２１の最上部上に
ある下側の層２５の部分まで均一に除去する。窒化シリ
コンの層２５の上部表面が露出された後、反応性イオン
・エッチングプロセスのプラズマ化学物質がホトレジス
ト物質２６ではなくて窒化シリコン及び二酸化シリコン
を選択的、にエツチングするように変えられる。このプ
ロセスは一時的ゲート部材２１及びこの一時的ゲート部
材にすぐ隣接する窒化シリコンの層２５を、Ｐ形ゲート
領域１９と隣接するＮ彫物質層１１間の接合を露出させ
ることなく完全に除去するように、第７図に示す点まで
行なわれる。第７図に示すように、残りの窒化シリコン
層２５及びホトレジスト２６はゲート領域１９の部分の
みを露出させる開口を有するマスクとなる。このマスク
は各開口が表面から離れた位置におけるよりも表面にお
いて幅の広い開口を提供するようにアンダーカットされ
ている。
け、層２６の物質を一時的ゲート部材２１の最上部上に
ある下側の層２５の部分まで均一に除去する。窒化シリ
コンの層２５の上部表面が露出された後、反応性イオン
・エッチングプロセスのプラズマ化学物質がホトレジス
ト物質２６ではなくて窒化シリコン及び二酸化シリコン
を選択的、にエツチングするように変えられる。このプ
ロセスは一時的ゲート部材２１及びこの一時的ゲート部
材にすぐ隣接する窒化シリコンの層２５を、Ｐ形ゲート
領域１９と隣接するＮ彫物質層１１間の接合を露出させ
ることなく完全に除去するように、第７図に示す点まで
行なわれる。第７図に示すように、残りの窒化シリコン
層２５及びホトレジスト２６はゲート領域１９の部分の
みを露出させる開口を有するマスクとなる。このマスク
は各開口が表面から離れた位置におけるよりも表面にお
いて幅の広い開口を提供するようにアンダーカットされ
ている。
次に、第８図に示すように、Ｐ形のオーム接触金属３０
、例えば金と亜鉛の合金、がウェハ上に付着される。こ
の金属３０はマスクのオーバーハングする部分間の狭い
開口によって決定されるＰ形ゲート領域１９上に付着す
る。このゲート領域１９の表面上の金属３０の位置は一
時的ゲート部材２１によって決定されたマスク２６の開
口の位置によって決定され、しかもこれらゲート部材２
１の位置はゲート領域１９の位置を決定したマスク１５
．１６．１７の同じ開口によって決定されたから、付着
された金属３０はゲート領域１９に関して精密に整列さ
れる。
、例えば金と亜鉛の合金、がウェハ上に付着される。こ
の金属３０はマスクのオーバーハングする部分間の狭い
開口によって決定されるＰ形ゲート領域１９上に付着す
る。このゲート領域１９の表面上の金属３０の位置は一
時的ゲート部材２１によって決定されたマスク２６の開
口の位置によって決定され、しかもこれらゲート部材２
１の位置はゲート領域１９の位置を決定したマスク１５
．１６．１７の同じ開口によって決定されたから、付着
された金属３０はゲート領域１９に関して精密に整列さ
れる。
第９図に示すように、ホトレジスト２６及びその上部に
付着された金属３０は除去される。ウェハは適当な熱処
理を受け、Ｐ形オーム接触金属３ｏをＰ形ゲート領域１
９に合金化し、ゲート接触部材を形成する。
付着された金属３０は除去される。ウェハは適当な熱処
理を受け、Ｐ形オーム接触金属３ｏをＰ形ゲート領域１
９に合金化し、ゲート接触部材を形成する。
次に、第１０図に示すように、ウェハはホトレジストの
物質Ｎ３２で覆われる。既知の光蝕刻マスキング及びエ
ツチング技術を使用して、開口が窒化シリコン２５に形
成され、ソース領域１３の部分を露出させる。Ｎ形オー
ム接触金属３３、例えばニッケル、金とゲルマニウムの
合金、或は金が第１１図に示すようにウェハ上に付着さ
れる。
物質Ｎ３２で覆われる。既知の光蝕刻マスキング及びエ
ツチング技術を使用して、開口が窒化シリコン２５に形
成され、ソース領域１３の部分を露出させる。Ｎ形オー
ム接触金属３３、例えばニッケル、金とゲルマニウムの
合金、或は金が第１１図に示すようにウェハ上に付着さ
れる。
この金属３３はマスク３２の開口によって決定されるＮ
形ソース領域１３上に付着する０次に、ホトレジスト３
２及びその上部に付着した金属３３が除去される。その
後、ウェハは熱処理され、Ｎ形、オーム接触金属３３を
ソース領域１３に合金化し、ソース接触部材を形成する
。Ｎ形オーム接触金属３３とソース領域１３との僅かな
誤整列は、ソース接触部材が単にデバイスのＮ形チャネ
ルの一部に接触するだけであるので、重大なことではな
い、しかしながら、Ｐ形オーム接触金属３ｏとゲート領
域１９との誤整列は接合の短絡をまねき、その結果動作
しないデバイスをもたらすことになる。上記したように
、ここに開示したプロセスはゲート構造体のそのような
誤整列が生じることを防止している。
形ソース領域１３上に付着する０次に、ホトレジスト３
２及びその上部に付着した金属３３が除去される。その
後、ウェハは熱処理され、Ｎ形、オーム接触金属３３を
ソース領域１３に合金化し、ソース接触部材を形成する
。Ｎ形オーム接触金属３３とソース領域１３との僅かな
誤整列は、ソース接触部材が単にデバイスのＮ形チャネ
ルの一部に接触するだけであるので、重大なことではな
い、しかしながら、Ｐ形オーム接触金属３ｏとゲート領
域１９との誤整列は接合の短絡をまねき、その結果動作
しないデバイスをもたらすことになる。上記したように
、ここに開示したプロセスはゲート構造体のそのような
誤整列が生じることを防止している。
次に、第１２図に示すように、金属、特定すると、金が
ウェハ上に付着され、そして選択的に除去されて細長い
ゲート接触部材３ｏのそれぞれと接触するゲート相互接
続３５及び細長いソース接触部材３３のそれぞれと接触
するソース相互接続３６を形成する。第１２図に示すよ
うに、ゲート相互接続３５はポンディングパッド３７を
含む。
ウェハ上に付着され、そして選択的に除去されて細長い
ゲート接触部材３ｏのそれぞれと接触するゲート相互接
続３５及び細長いソース接触部材３３のそれぞれと接触
するソース相互接続３６を形成する。第１２図に示すよ
うに、ゲート相互接続３５はポンディングパッド３７を
含む。
ソース相互接続３６もまたポンディングパッド（図示せ
ず）を含む、前に説明したように、ゲート接合は上部に
ある窒化シリコンによって保護されているから、金の相
互接続パターンの僅かな誤整列は重大なことではない、
同じく、第１２図に示されているように、適当な金属又
は金属の組合せがサブストレート１０の下側表面に付着
され、これとオーム接触を行ない、適当なドレイン接続
３９を形成している。
ず）を含む、前に説明したように、ゲート接合は上部に
ある窒化シリコンによって保護されているから、金の相
互接続パターンの僅かな誤整列は重大なことではない、
同じく、第１２図に示されているように、適当な金属又
は金属の組合せがサブストレート１０の下側表面に付着
され、これとオーム接触を行ない、適当なドレイン接続
３９を形成している。
［発明の効果］
上述した本発明によるプロセスは自己整列プロセスによ
って、特定すると静電誘導トランジスタの形式の接合形
電界効果トランジスタの製造を可能にする。このプロセ
スはロコスの場合のように半導体本体の物質から局部的
に自然の酸化物を成長させる技術を使わない。従って、
このプロセスはＧａＡｓ及びＩｎＰのような化合物半導
体物質でデバイスを製造するのに適している。
って、特定すると静電誘導トランジスタの形式の接合形
電界効果トランジスタの製造を可能にする。このプロセ
スはロコスの場合のように半導体本体の物質から局部的
に自然の酸化物を成長させる技術を使わない。従って、
このプロセスはＧａＡｓ及びＩｎＰのような化合物半導
体物質でデバイスを製造するのに適している。
本発明の好ましい実施例であると考えられるものを図示
し、記載したけれど、特許請求の範囲によって明確にさ
れる本発明から逸脱することなしに種々の変形および変
更がなし得ることはこの分野の技術者には明らかであろ
う。
し、記載したけれど、特許請求の範囲によって明確にさ
れる本発明から逸脱することなしに種々の変形および変
更がなし得ることはこの分野の技術者には明らかであろ
う。
４、 の ’ｊＵ 日
第１図乃至第１１図は本発明による静電誘導形式の接合
形電界効果トランジスタの製造方法における一連の工程
をそれぞれ例示する半導体物質のウェハの一断片の断面
図、第１２図は本発明の方法によって製造された静電誘
導形式トランジスタのウェハの一断片の斜視図である。
形電界効果トランジスタの製造方法における一連の工程
をそれぞれ例示する半導体物質のウェハの一断片の断面
図、第１２図は本発明の方法によって製造された静電誘
導形式トランジスタのウェハの一断片の斜視図である。
Ｉｎ： Ｎ形ＧａＡｓのウェハの一断片１１： Ｎ＠Ｇ
ａＡｓのエピタキシャル層１２：ホトレジスト層 ＋３： Ｎ形ソース領域 １５：第１のホトレジスト層 １６：薄いゲルマニウムの層 １７：第２のホトレジスト層 １９：ゲート領域 ２１ニ一時的ゲート部材 ２５：誘電体物質層 ２６：ホトレジスト又は他の適当な物質の屡３０：Ｐ形
オーム接触金属 ３２：ホトレジスト物質層 ３３：Ｎ形オーム接触金属 ３５：ゲート相互接続 ３６：ソース相互接続 ３７：ボンディングパッド ３９： ドレイン接続 ＦＬψヱ。
ａＡｓのエピタキシャル層１２：ホトレジスト層 ＋３： Ｎ形ソース領域 １５：第１のホトレジスト層 １６：薄いゲルマニウムの層 １７：第２のホトレジスト層 １９：ゲート領域 ２１ニ一時的ゲート部材 ２５：誘電体物質層 ２６：ホトレジスト又は他の適当な物質の屡３０：Ｐ形
オーム接触金属 ３２：ホトレジスト物質層 ３３：Ｎ形オーム接触金属 ３５：ゲート相互接続 ３６：ソース相互接続 ３７：ボンディングパッド ３９： ドレイン接続 ＦＬψヱ。
Ｆ” Ｌｑ″、２゜
Ｆ”ｉの３゜
Ｆ”Ｌの４゜
Ｆ” ｉｃＩ′″、５゜
Ｆ”ｉ４２’。
Ｆ”ｉｃ／、８゜
Claims (13)
- （１）１つの導電形の比較的低抵抗率の半導体材料のサ
ブストレート及び該サブストレートに隣接する同じ１つ
の導電形の比較的高抵抗率の層を含む半導体材料の本体
であって、前記層の表面が該本体の表面である本体を提
供する段階と、 前記１つの導電形の導電形付与物質を前記表面から前記
層の複数の離間されたソース領域に導入する段階と、 各開口が前記表面の２つの隣接するソース領域間の中間
の部分を露出させるものである複数の開口を有する第１
のマスクを前記表面に形成する段階であって、該第１の
マスクが各開口においてアンダーカットされており、従
って開口の幅が前記表面から離れた位置よりも前記表面
において広くなっているマスクを形成する段階と、 反対の導電形の導電形付与物質を前記第１のマスクの複
数の開口によって定められた前記表面から前記層の複数
のゲート領域に導入する段階と、誘電体物質を前記第１
のマスクの開口を通じて前記表面に付着し、前記表面に
隣接する基部が前記表面から離れた最上部よりも幅が広
くなっている複数の一時的ゲート部材を形成する段階と
、前記第１のマスクを除去して前記一時的ゲート部材に
よって占有された部分を除く前記表面を露出させる段階
と、 前記露出された表面上及び前記一時的ゲート部材上に付
着性の、非導電性の保護物質の層を付着する段階と、 前記付着性の、非導電性の保護物質層上にマスク用物質
を付着する段階と、 マスク用物質を除去して前記一時的ゲート部材の前記最
上部上にある前記付着性の、非導電性の保護物質層の部
分を露出させる段階と、 前記一時的ゲート部材及びこれに隣接する前記付着性の
、非導電性の保護物質層の部分を除去して残りのマスク
用物質により各開口が前記ゲート領域の１つの表面の一
部分を露出させるものである複数の開口を有する第２の
マスクを形成する段階であって、前記第２のマスクが各
開口においてアンダーカットされており、従って開口の
幅が前記表面から離れた位置よりも前記表面において広
くなっているマスクを形成する段階と、 前記反対の導電形の半導体物質にオーム接触するための
導電性物質を前記第２のマスクの開口によって定められ
た前記各ゲート領域の露出表面の一部分に付着し、複数
のゲート接触部材を形成する段階と、 前記第２のマスクを除去する段階と、 前記付着性の、非導電性の保護物質層に、各開口が１つ
のソース領域の表面のある領域を露出させるものである
複数の開口を形成する段階と、前記１つの導電形の半導
体物質にオーム接触するための導電性物質を前記各ソー
ス領域の前記露出表面の領域の一部分に付着し、複数の
ソース接触部材を形成する段階と、 導電性物質を適用して前記ソース接触部材と接触するソ
ース相互接続及び前記ゲート接触部材と接触するゲート
相互接続をそれぞれ形成する段階とを具備することを特
徴とする接合形電界効果トランジスタを製造する方法。 - （２）前記反対の導電形の導電形付与物質を複数のゲー
ト領域に導入する前記段階が前記反対の導電形の導電形
付与物質を前記ゲート領域にイオン注入する段階を含み
、 そして前記第１のマスクを除去した後、熱処理して格子
欠陥を除去するとともに注入されたイオンを電気的に活
性化し、かつ前記反対の導電形の導電形付与物質を半導
体物質の層中にさらに拡散し、前記反対の導電形のゲー
ト領域を前記一時的ゲート部材を横方向に越えて拡大さ
せて前記露出表面にエッジを有する整流性接合を形成す
る段階を含む 特許請求の範囲第１項記載の接合形電界効果トランジス
タを製造する方法。 - （３）前記一時的ゲート部材及びこれに隣接する前記付
着性の、非導電性の保護物質層の部分を除去する前記段
階が前記反対の導電形のゲート領域と前記１つの導電形
の前記隣接する半導体物質間の接合上にある前記付着性
の、非導電性の保護物質の部分を残す段階を含む特許請
求の範囲第２項記載の接合形電界効果トランジスタを製
造する方法。 - （４）前記誘電体物質を前記第１のマスクの開口を通じ
て前記表面に付着し、複数の一時的ゲート部材を形成す
る前記段階が前記表面に対して９０゜以外の角度で誘電
体物質を前記表面に衝突させて前記アンダーカットされ
た第１のマスクのオーバーハングする部分の下側に付着
させるように誘電体物質を蒸着する段階を含む特許請求
の範囲第３項記載の接合形電界効果トランジスタを製造
する方法。 - （５）前記付着性の、非導電性の保護物質層上にマスク
用物質を付着する前記段階が前記マスク用物質を、前記
本体の前記表面に平行な表面を提供するように、適用す
る段階を含み、 前記マスク用物質を除去して前記一時的ゲート部材の前
記最上部上にある前記付着性の、非導電性の保護物質層
の部分を露出させる前記段階が前記マスク用物質をその
表面からある深さまで反応性イオン・エッチングを行な
って前記一時的ゲート部材の前記最上部上にある前記付
着性の、非導電性の、保護物質層の部分を露出させる段
階を含む特許請求の範囲第４項記載の接合形電界効果ト
ランジスタを製造する方法。 - （６）前記一時的ゲート部材及び前記付着性の、非導電
性の保護物質層の部分を除去する前記段階が前記一時的
ゲート部材及び前記付着性の、非導電性の保護物質層の
物質を選択的にエッチングするように反応性イオン・エ
ッチングを行なう段階を含む特許請求の範囲第５項記載
の接合形電界効果トランジスタを製造する方法。 - （７）前記一時的ゲート部材を形成する前記誘電体物質
が二酸化シリコンである特許請求の範囲第６項記載の接
合形電界効果トランジスタを製造する方法。 - （８）前記露出表面上に及び前記一時的ゲート部材上に
それぞれ付着された前記付着性の、非導電性の保護物質
が窒化シリコンである特許請求の範囲第７項記載の接合
形電界効果トランジスタを製造する方法。 - （９）前記１つの導電形の導電形付与物質を複数の離間
されたソース領域に導入する段階が前記１つの導電形の
導電形付与物質を前記離間されたソース領域にイオン注
入する段階を含み、 そして格子欠陥を除去しかつ注入されたイオンを電気的
に活性化するためにアニールする段階を含む 特許請求の範囲第８項記載の接合形電界効果トランジス
タを製造する方法。 - （１０）前記サブストレートに導電性物質を適用してこ
のサブストレートに対してオーム接触ドレイン接点を形
成する段階を含む特許請求の範囲第９項記載の接合形電
界効果トランジスタを製造する方法。 - （１１）前記半導体物質が化合物半導体物質である特許
請求の範囲第１０項記載の接合形電界効果トランジスタ
を製造する方法。 - （１２）前記半導体物質がヒ化ガリウムである特許請求
の範囲第１１項記載の接合形電界効果トランジスタを製
造する方法。 - （１３）前記１つの導電形がＮ形であり、前記反対の導
電形がＰ形である特許請求の範囲第１２項記載の接合形
電界効果トランジスタを製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/036,411 US4729967A (en) | 1987-04-09 | 1987-04-09 | Method of fabricating a junction field effect transistor |
| US036411 | 1987-04-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268072A true JPH01268072A (ja) | 1989-10-25 |
Family
ID=21888475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084235A Pending JPH01268072A (ja) | 1987-04-09 | 1988-04-07 | 接合形電界効果トランジスタを製造する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4729967A (ja) |
| EP (1) | EP0286428A3 (ja) |
| JP (1) | JPH01268072A (ja) |
| CA (1) | CA1269764A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120818A (ja) * | 1987-09-23 | 1989-05-12 | Siemens Ag | 低伝達抵抗オーム接触の形成方法 |
| JPH0195564A (ja) * | 1987-10-08 | 1989-04-13 | Toshiba Corp | 半導体装置の製造方法 |
| US5093280A (en) * | 1987-10-13 | 1992-03-03 | Northrop Corporation | Refractory metal ohmic contacts and method |
| US4983536A (en) * | 1989-11-24 | 1991-01-08 | Gte Laboratories Incorporated | Method of fabricating junction field effect transistor |
| JP2778600B2 (ja) * | 1990-03-20 | 1998-07-23 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3006048B2 (ja) * | 1990-07-27 | 2000-02-07 | ソニー株式会社 | ドライエッチング方法 |
| KR940010315B1 (ko) * | 1991-10-10 | 1994-10-22 | 금성 일렉트론 주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| EP0654827A1 (en) * | 1993-05-26 | 1995-05-24 | Texas Instruments Incorporated | Integrated power cascode |
| US20060009038A1 (en) | 2004-07-12 | 2006-01-12 | International Business Machines Corporation | Processing for overcoming extreme topography |
| US9202903B2 (en) * | 2013-03-01 | 2015-12-01 | Cree, Inc. | Tunnel junction field effect transistors having self-aligned source and gate electrodes and methods of forming the same |
| CN108039318B (zh) * | 2017-12-21 | 2020-10-16 | 广东高普达集团股份有限公司 | 抗光照干扰的半导体芯片的制作方法 |
| CN108133896B (zh) * | 2017-12-25 | 2020-08-28 | 南京溧水高新创业投资管理有限公司 | 半导体芯片的金属连线制作方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153377A (en) * | 1979-05-18 | 1980-11-29 | Matsushita Electronics Corp | Production of semiconductor device |
| US4477963A (en) * | 1980-12-23 | 1984-10-23 | Gte Laboratories Incorporated | Method of fabrication of a low capacitance self-aligned semiconductor electrode structure |
| US4468682A (en) * | 1981-11-12 | 1984-08-28 | Gte Laboratories Incorporated | Self-aligned high-frequency static induction transistor |
| US4406052A (en) * | 1981-11-12 | 1983-09-27 | Gte Laboratories Incorporated | Non-epitaxial static induction transistor processing |
| JPS6032364A (ja) * | 1983-08-01 | 1985-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0810751B2 (ja) * | 1983-12-23 | 1996-01-31 | 株式会社日立製作所 | 半導体装置 |
| US4551909A (en) * | 1984-03-29 | 1985-11-12 | Gte Laboratories Incorporated | Method of fabricating junction field effect transistors |
| FR2579827B1 (fr) * | 1985-04-01 | 1987-05-15 | Thomson Csf | Procede de realisation d'un transistor a effet de champ a metallisation de grille autoalignee |
| US4670090A (en) * | 1986-01-23 | 1987-06-02 | Rockwell International Corporation | Method for producing a field effect transistor |
-
1987
- 1987-04-09 US US07/036,411 patent/US4729967A/en not_active Expired - Fee Related
-
1988
- 1988-03-31 CA CA000563154A patent/CA1269764A/en not_active Expired - Fee Related
- 1988-04-07 JP JP63084235A patent/JPH01268072A/ja active Pending
- 1988-04-08 EP EP88303166A patent/EP0286428A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4729967A (en) | 1988-03-08 |
| EP0286428A3 (en) | 1990-08-01 |
| CA1269764A (en) | 1990-05-29 |
| EP0286428A2 (en) | 1988-10-12 |
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