JPH0810751B2 - 半導体装置 - Google Patents
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- JPH0810751B2 JPH0810751B2 JP58242019A JP24201983A JPH0810751B2 JP H0810751 B2 JPH0810751 B2 JP H0810751B2 JP 58242019 A JP58242019 A JP 58242019A JP 24201983 A JP24201983 A JP 24201983A JP H0810751 B2 JPH0810751 B2 JP H0810751B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明のヘテロ接合を有する電界効果形トランジスタ
に係わる。特に素子を集積する場合のようにエンハンス
メント・デプレシヨン両タイプのトランジスタを同一基
板上に作り分ける場合に適する。
に係わる。特に素子を集積する場合のようにエンハンス
メント・デプレシヨン両タイプのトランジスタを同一基
板上に作り分ける場合に適する。
従来のヘテロ構造を用いた電界効果形トランジスタ
は、基本適に第１図，第２図に示したエネルギーバンド
構造、あるいはこれらの構造のうち２つの半導体層の位
置を入れ換えた構造を持つていた。各層の膜厚として
は、一般には禁制帯幅の狭い半導体層（11）を0.5〜1.0
μｍ程度、広い半導体層（12）の膜厚を0.05〜0.1μｍ
に選ぶ。担体の供給源が、第１図とはｎ形ににドープし
た禁制帯幅の広い半導体層から、第２図の装置の場合は
ソース電極から、という違いはあるものの、ともにヘテ
ロ界面の禁制帯幅の狭い半導体層側に生ずる三角ポテン
シヤル15中に担体をとじ込め、純度の高い層に、イオン
化されたドナー不純物による散乱をほとんど感じない担
体を走行させることによつて高移動度を得ている。（以
下の説明では、禁制帯幅の広い半導体としてGaAlAsを、
禁制帯幅の狭い半導体としてGaAsを例にして説明する
が、他のヘテロ接合を形成する材料の組合せ、たとえば
AlyGa1-yAs−AlxGa1-xAs,GaAs−AlGaAsP,InP−InGaAsP,
InP−InGaAs,InAs−GnAsSb,InGaAs−InAlAs等において
も同等である。） しかしながらトランジスタ動作をさせる場合、第１図
の装置はドナー不純物から担体が供給されてソース，ド
レイン間が常に電子的に接続されているために、本質的
にノーマリオンのデプレシヨン形（以下Ｄ形と略記）で
動作し、第２図の装置は、ゲートに正電圧を印加した場
合にのみチヤネルに担体が誘起されてソース，ドレイン
間が接続されるが、ゲートに電圧を印加しないときは、
ソース，ドレイン間が接続されていないために、本質的
にノーマリオンのエンハンスメント形（以下Ｅ形と略
記）として動作する。したがつて、集積化のためにＥ形
とＤ形の両方を同一基板に形成する場合、それぞれ工夫
が必要だつた。
は、基本適に第１図，第２図に示したエネルギーバンド
構造、あるいはこれらの構造のうち２つの半導体層の位
置を入れ換えた構造を持つていた。各層の膜厚として
は、一般には禁制帯幅の狭い半導体層（11）を0.5〜1.0
μｍ程度、広い半導体層（12）の膜厚を0.05〜0.1μｍ
に選ぶ。担体の供給源が、第１図とはｎ形ににドープし
た禁制帯幅の広い半導体層から、第２図の装置の場合は
ソース電極から、という違いはあるものの、ともにヘテ
ロ界面の禁制帯幅の狭い半導体層側に生ずる三角ポテン
シヤル15中に担体をとじ込め、純度の高い層に、イオン
化されたドナー不純物による散乱をほとんど感じない担
体を走行させることによつて高移動度を得ている。（以
下の説明では、禁制帯幅の広い半導体としてGaAlAsを、
禁制帯幅の狭い半導体としてGaAsを例にして説明する
が、他のヘテロ接合を形成する材料の組合せ、たとえば
AlyGa1-yAs−AlxGa1-xAs,GaAs−AlGaAsP,InP−InGaAsP,
InP−InGaAs,InAs−GnAsSb,InGaAs−InAlAs等において
も同等である。） しかしながらトランジスタ動作をさせる場合、第１図
の装置はドナー不純物から担体が供給されてソース，ド
レイン間が常に電子的に接続されているために、本質的
にノーマリオンのデプレシヨン形（以下Ｄ形と略記）で
動作し、第２図の装置は、ゲートに正電圧を印加した場
合にのみチヤネルに担体が誘起されてソース，ドレイン
間が接続されるが、ゲートに電圧を印加しないときは、
ソース，ドレイン間が接続されていないために、本質的
にノーマリオンのエンハンスメント形（以下Ｅ形と略
記）として動作する。したがつて、集積化のためにＥ形
とＤ形の両方を同一基板に形成する場合、それぞれ工夫
が必要だつた。
すなわち、第１図の装置の場合には、ｎ形にドープし
たGaAlAs層（12）の厚さを薄くしてＥ形を実現する。Ｅ
形になる理由は、GaAlAs層が薄くなると、シヨツトキ接
合を形成するためにGaAlAs層内に担体だけでは不十分
で、GaAs層内の担体も使われるようになる。その結果、
三角ポテンシヤル内に担体が消滅して、閾値電圧より大
きい正電圧をゲートに印加した場合にのみ担体が誘起さ
れるので、Ｅ形の装置となる。この場合、たとえばGaAl
As層のドープ量が２×1018cm-3場合、厚さが0.07μｍで
Ｄ形、0.06μｍでＥ形となる。したがつて、第１図の装
置でＥ形とＤ形を作り分けるためには、GaAlAs層の精密
なエツチング技術が必要であつた。これは手数がかかる
とともに、膜厚方向にエツチングを精度良く行わなけれ
ばならないという困難が生ずる。
たGaAlAs層（12）の厚さを薄くしてＥ形を実現する。Ｅ
形になる理由は、GaAlAs層が薄くなると、シヨツトキ接
合を形成するためにGaAlAs層内に担体だけでは不十分
で、GaAs層内の担体も使われるようになる。その結果、
三角ポテンシヤル内に担体が消滅して、閾値電圧より大
きい正電圧をゲートに印加した場合にのみ担体が誘起さ
れるので、Ｅ形の装置となる。この場合、たとえばGaAl
As層のドープ量が２×1018cm-3場合、厚さが0.07μｍで
Ｄ形、0.06μｍでＥ形となる。したがつて、第１図の装
置でＥ形とＤ形を作り分けるためには、GaAlAs層の精密
なエツチング技術が必要であつた。これは手数がかかる
とともに、膜厚方向にエツチングを精度良く行わなけれ
ばならないという困難が生ずる。
また、第２図の装置においては、ノンドープのGaAlAs
層にドナー不純物を導入して、担体をゲート直下にチヤ
ネル部に誘起することで、Ｅ形をＤ形に変えることがで
きる。ここでGaAlAs層内にドナーとなる不純物を導入す
るためには、拡散法，イオン打込法等の技術が使用され
るが、いずれの場合も不純物の膜厚方向の分布は裾を引
くために、ドナー不純物がGaAlAs層内だけでなく、GaAs
層にまで広がつて担体の移動度を下げてしまうという欠
点があつた。
層にドナー不純物を導入して、担体をゲート直下にチヤ
ネル部に誘起することで、Ｅ形をＤ形に変えることがで
きる。ここでGaAlAs層内にドナーとなる不純物を導入す
るためには、拡散法，イオン打込法等の技術が使用され
るが、いずれの場合も不純物の膜厚方向の分布は裾を引
くために、ドナー不純物がGaAlAs層内だけでなく、GaAs
層にまで広がつて担体の移動度を下げてしまうという欠
点があつた。
また、第１図あるいは第２図のGaAS層とGaAlAs層の位
置を入れ換えた逆構造の半導体装置においても、Ｅ形,D
形を作り分ける困難さは同等もしくはそれ以上である。
そもそも第１図の逆構造においては、一度この構造を形
成した後でGaAlAs層の膜厚を薄くすることは不可能であ
る。
置を入れ換えた逆構造の半導体装置においても、Ｅ形,D
形を作り分ける困難さは同等もしくはそれ以上である。
そもそも第１図の逆構造においては、一度この構造を形
成した後でGaAlAs層の膜厚を薄くすることは不可能であ
る。
以上のように、第１図，第２図、あるいはそれらの逆
構造の半導体装置において、それぞれ単純にそれらの構
造を形成して、その後Ｅ形とＤ形を作り分けて集積回路
を作ろうとすると困難が生ずるという欠点があつた。
構造の半導体装置において、それぞれ単純にそれらの構
造を形成して、その後Ｅ形とＤ形を作り分けて集積回路
を作ろうとすると困難が生ずるという欠点があつた。
本発明の目的は前述のような欠点をなくし、簡単に同
一基板上にエンハンスメント形，デプレンシヨン形、両
タイプの装置を形成する手段を提供することにある。
一基板上にエンハンスメント形，デプレンシヨン形、両
タイプの装置を形成する手段を提供することにある。
先に述べたようなE/D両タイプの作り分けの困難さを
除くためには、あらかじめ両タイプの装置を形成してお
いて、必要に応じてこれらを接続するようにすれば良
い。第３図に本発明のエネルギーバンド構造図を示す。
この構造によれば、高純度GaAs（31）（膜厚は0.3〜1.0
μｍ程度に選ばれる）はそれより禁制帯幅の広い高純度
GaAlAs層（32）とｎ形にドープしたGaAlAs（33）（各Ga
AlAs層の膜厚は0.05〜0.1μｍ程度で選ばれる）ではさ
まれ、高純度GaAs層の両側にチヤネルが形成される。こ
こで両側のGaAlAs層（32），（33）のAlの組成は、必ず
しも同じでなくて良い。チヤネル（34）は第２図のよう
な、ゲート電圧（36）に正電圧を印加したときに担体が
誘起される。Ｅ形を構成し、チヤネル（35）は、ゲート
電圧を印加しなくてもドープしたGaAlAs層（33）から担
体が供給されるためにＤ形のチヤネルを形成する。した
がつて、必要に応じて両タイプの素子を使い分ければ良
い。
除くためには、あらかじめ両タイプの装置を形成してお
いて、必要に応じてこれらを接続するようにすれば良
い。第３図に本発明のエネルギーバンド構造図を示す。
この構造によれば、高純度GaAs（31）（膜厚は0.3〜1.0
μｍ程度に選ばれる）はそれより禁制帯幅の広い高純度
GaAlAs層（32）とｎ形にドープしたGaAlAs（33）（各Ga
AlAs層の膜厚は0.05〜0.1μｍ程度で選ばれる）ではさ
まれ、高純度GaAs層の両側にチヤネルが形成される。こ
こで両側のGaAlAs層（32），（33）のAlの組成は、必ず
しも同じでなくて良い。チヤネル（34）は第２図のよう
な、ゲート電圧（36）に正電圧を印加したときに担体が
誘起される。Ｅ形を構成し、チヤネル（35）は、ゲート
電圧を印加しなくてもドープしたGaAlAs層（33）から担
体が供給されるためにＤ形のチヤネルを形成する。した
がつて、必要に応じて両タイプの素子を使い分ければ良
い。
第３図においては２つのチヤネルに誘起される担体の
制御を同じ一つのゲートによつて行つたが第４図のよう
に両側にゲート36,37を設けてそれぞれのチヤネルの担
体を別々に制御することも可能である。
制御を同じ一つのゲートによつて行つたが第４図のよう
に両側にゲート36,37を設けてそれぞれのチヤネルの担
体を別々に制御することも可能である。
これらの構成においては、E/Dそれぞれの素子を別個
に取り出して使うことはもち論可能であるが、電極を共
通にして両側の素子を並列に接続して使うことができる
ので、素子の集積度が向上する。特に第４図の構造で
は、別個に両チヤネルの担体を制御できるので、集積度
はさらに向上する。
に取り出して使うことはもち論可能であるが、電極を共
通にして両側の素子を並列に接続して使うことができる
ので、素子の集積度が向上する。特に第４図の構造で
は、別個に両チヤネルの担体を制御できるので、集積度
はさらに向上する。
これまでは第３図，第４図の基本構造における効果の
みを説明したが、以下に述べる各構造においても同様の
効果が得られる。
みを説明したが、以下に述べる各構造においても同様の
効果が得られる。
１）各半導体層の品質を向上させるために、高純度GaAs
層（0.1μｍ程度）もしくは高純度GaAlAs層（0.1μｍ程
度）もしくはそれらの両方層を基板上に成長し、次いで
第３図，第４図の半導体層を成長した構造。
層（0.1μｍ程度）もしくは高純度GaAlAs層（0.1μｍ程
度）もしくはそれらの両方層を基板上に成長し、次いで
第３図，第４図の半導体層を成長した構造。
２）表面のGaAlAs層（32）の酸化を防ぐために、0.01〜
0.1μｍ程度のGaAs層をGaAlAs層の上に設けた構造。
0.1μｍ程度のGaAs層をGaAlAs層の上に設けた構造。
３）チヤネル（35）を走行する担体とｎ形にドープした
GaAs層（33）の中のドナー原子との距離をさらに大きく
して担体の移動度を上げるために、高純度GaAs層（31）
とｎ形GaAlAs層（33）の間に高純度のGaAlAs層の（6nm
〜20nm程度）をはさんだ構造。
GaAs層（33）の中のドナー原子との距離をさらに大きく
して担体の移動度を上げるために、高純度GaAs層（31）
とｎ形GaAlAs層（33）の間に高純度のGaAlAs層の（6nm
〜20nm程度）をはさんだ構造。
４）上記１）〜３）の組み合せもしくは１）〜３）すべ
てを含んだ構造。
てを含んだ構造。
以上のように、第３図，第４図のような構成を用いれ
ば、エツチングの精密な制御を必要とせずに、E/D両タ
イプの素子を同一基板上に作製して使うことが可能であ
る。
ば、エツチングの精密な制御を必要とせずに、E/D両タ
イプの素子を同一基板上に作製して使うことが可能であ
る。
以下、本発明の実施例によつて説明する。
実施例１ 第５図に本発明によるIC作成の工程を示す。本発明に
は従来例と同様に界面に急峻性が要求されるので、結晶
成長は分子線エピタキシー法（以下MBE法を表記）で行
なつた。
は従来例と同様に界面に急峻性が要求されるので、結晶
成長は分子線エピタキシー法（以下MBE法を表記）で行
なつた。
まず第５図（ａ）のようにMBE法を用いて半絶縁性GaA
s基板上（40）に各層を成長する。各層の膜厚は、基板
側から順に、高純度GaAs層（41）0.1μm,高純度GaAlAs
層（42）0.1μm,n形GaAlAs層（Siドープｎ＝２×1018cm
-3）（43）70nm高純度GaAlAs層（44）6nm,高純度GaAs層
（45）0.5μm,高純度GaAlAs層（46）60nm,n形GaAs層（S
iドープｎ＝２×1018cm-3）（47）20nmである。ここで
基板側の高純度GaAs層（41）と高純度GaAlAs層（42）は
結晶品質を向上させるためのバツフア層で、高純度GaAl
As層（44）はスペーサ層,n形GaAs層は、GaAlAs層の酸化
を防ぐための層である。
s基板上（40）に各層を成長する。各層の膜厚は、基板
側から順に、高純度GaAs層（41）0.1μm,高純度GaAlAs
層（42）0.1μm,n形GaAlAs層（Siドープｎ＝２×1018cm
-3）（43）70nm高純度GaAlAs層（44）6nm,高純度GaAs層
（45）0.5μm,高純度GaAlAs層（46）60nm,n形GaAs層（S
iドープｎ＝２×1018cm-3）（47）20nmである。ここで
基板側の高純度GaAs層（41）と高純度GaAlAs層（42）は
結晶品質を向上させるためのバツフア層で、高純度GaAl
As層（44）はスペーサ層,n形GaAs層は、GaAlAs層の酸化
を防ぐための層である。
次に必要な箇所にメサエツチングを行なつて素子間分
離をし、SiO2によるダミーゲート48を形成した後、第５
図（ｂ）図のようにダミーゲートをマスクにしてSiをイ
オン打込み51した。この時、Ｅ形の素子の必要な場所に
はソース，ドレイン電極のためのオーミツク電極を形成
する時に、下のチヤネルにまで到達しないように浅くド
ナー原子をイオン打込みする。ゲート電圧を印加したと
きに担体が誘起するのはゲート直下の部分だけなので、
このイオン打込みはセルフアライン的に行なう必要があ
る。一方、Ｄ形の素子のみが必要なときには、Ｅ形の場
所よりも大きなSiO2をダミーゲートとして下とチヤネル
にまで到達するように深くイオン打込みすれば良い。後
にゲート電極を形成するときにE/D両タイプとも同じ大
きさのゲート電極を形成すれば、ゲート電極とイオン部
分に間隙ができてＤ形の素子のみ取り出せる。また、ゲ
ート部分と間隙を作らないようにセルフアライン的に深
く打込めば、上下のE,D両タイプの素子を並列接続して
使うことができる。したがつてイオン打込みは必要に応
じて数回行なう。第５図（ｂ）中、49はＥタイプのチヤ
ネルを示している。
離をし、SiO2によるダミーゲート48を形成した後、第５
図（ｂ）図のようにダミーゲートをマスクにしてSiをイ
オン打込み51した。この時、Ｅ形の素子の必要な場所に
はソース，ドレイン電極のためのオーミツク電極を形成
する時に、下のチヤネルにまで到達しないように浅くド
ナー原子をイオン打込みする。ゲート電圧を印加したと
きに担体が誘起するのはゲート直下の部分だけなので、
このイオン打込みはセルフアライン的に行なう必要があ
る。一方、Ｄ形の素子のみが必要なときには、Ｅ形の場
所よりも大きなSiO2をダミーゲートとして下とチヤネル
にまで到達するように深くイオン打込みすれば良い。後
にゲート電極を形成するときにE/D両タイプとも同じ大
きさのゲート電極を形成すれば、ゲート電極とイオン部
分に間隙ができてＤ形の素子のみ取り出せる。また、ゲ
ート部分と間隙を作らないようにセルフアライン的に深
く打込めば、上下のE,D両タイプの素子を並列接続して
使うことができる。したがつてイオン打込みは必要に応
じて数回行なう。第５図（ｂ）中、49はＥタイプのチヤ
ネルを示している。
従来の構造では、別々の場合にはE,Dそれぞれの素子
を形成しておいて、後に配線で接続する必要があつた
が、本発明では必要ない。
を形成しておいて、後に配線で接続する必要があつた
が、本発明では必要ない。
以上のように各素子に必要なイオン打込みをしてか
ら、アニールを行なつて打込み原子を活性化した。この
時、ヘテロ界面のだれ，打込み原子の拡散等を極力防止
するために、アニールは750℃のフラツシユアニールで
行なつた。
ら、アニールを行なつて打込み原子を活性化した。この
時、ヘテロ界面のだれ，打込み原子の拡散等を極力防止
するために、アニールは750℃のフラツシユアニールで
行なつた。
次いで、Au/Ge/Niを用いてソース，ドレイン部にオー
ミツク電極を形成し、またTi/Pt/Auを用いてゲート電極
を形成した後にAlを用いて各素子間の配線を行なつた。
ミツク電極を形成し、またTi/Pt/Auを用いてゲート電極
を形成した後にAlを用いて各素子間の配線を行なつた。
以上のように素子作成の際に、精密なエツチング技術
を必要とせず、イオン打込みはゲート直下のチヤネル部
分には行なわないので、従来と比べて楽にしかも性能の
劣らないE/D両タイプの作り分けをすることができた。
また、縦方向に両チヤネルを並列に接続することによつ
て集積度も従来より向上した。
を必要とせず、イオン打込みはゲート直下のチヤネル部
分には行なわないので、従来と比べて楽にしかも性能の
劣らないE/D両タイプの作り分けをすることができた。
また、縦方向に両チヤネルを並列に接続することによつ
て集積度も従来より向上した。
実施例２ 第６図のゲート電極を両側に設けた場合の断面構造図
を示す。
を示す。
基板側のゲート電極にはSnを２×1019cm-3ドープした
n+GaAs層（61）を0.3μｍの厚さで、半絶縁性GaAs基板
（40）上にMBE成長した後にパターニングして用いた。
n+GaAs層（61）を0.3μｍの厚さで、半絶縁性GaAs基板
（40）上にMBE成長した後にパターニングして用いた。
パターニング後、以下の順で再び各層をMBE成長し
た。（１）バリア層として用いる高純度GaAlAs層（62）
0.05μm,（２）SiドープGaAlAs層（63）0.07μm,（３）
高純度GaAlAs層（64）6bn,（４）高純度GaAs層（65）0.
5μm,（５）高純度GaAlAs層（66）0.07μm,（６）酸化
防止のためのGaAs層（67）0.02μｍ。
た。（１）バリア層として用いる高純度GaAlAs層（62）
0.05μm,（２）SiドープGaAlAs層（63）0.07μm,（３）
高純度GaAlAs層（64）6bn,（４）高純度GaAs層（65）0.
5μm,（５）高純度GaAlAs層（66）0.07μm,（６）酸化
防止のためのGaAs層（67）0.02μｍ。
次に上側のゲート電極（68）をタングステン・シリサ
イドを用いて形成し、これをマスクにして、上側のチヤ
ネルのみ接続するように浅くSiをイオン打込みした
（（71）の部分）。次にSiO2によつて上記の打込みした
部分を完全に覆い隠すようにマスクを形成して、下のチ
ヤネルにまで届くように深くイオン打込みした（（72）
の部分）。
イドを用いて形成し、これをマスクにして、上側のチヤ
ネルのみ接続するように浅くSiをイオン打込みした
（（71）の部分）。次にSiO2によつて上記の打込みした
部分を完全に覆い隠すようにマスクを形成して、下のチ
ヤネルにまで届くように深くイオン打込みした（（72）
の部分）。
次にヘテロ界面をだれさせないように750℃でアニー
ルを行ない、イオン打込みした原子を活性化させた。こ
の後、Au/Ge/Niによつてソース・ドレイン電極用のオー
シツク電極を形成した。
ルを行ない、イオン打込みした原子を活性化させた。こ
の後、Au/Ge/Niによつてソース・ドレイン電極用のオー
シツク電極を形成した。
このようにして形成して素子は、同一ケ所にE,D両タ
イプの素子が形成でき、別個の制御できるので、従来よ
り集積度は向上する。さらにE/Dの作り分けに精密なエ
ツチング技術は必要としない。
イプの素子が形成でき、別個の制御できるので、従来よ
り集積度は向上する。さらにE/Dの作り分けに精密なエ
ツチング技術は必要としない。
以上の実施例1,22では、GaAsとGaAlAsのヘテロ界面を
用いたが、他のヘテロ境界を形成する材料では同様の効
果が得られることま言うまでもない。たとえば、Ga1-xA
lxAs−Ga1-yAlyAs,GaAs−GaAlAsP,InP−InGaAsP,InP−I
nGaAs,InAs−GaAsSb,InGaAs−InAlAsの化合物半導体系
等である。
用いたが、他のヘテロ境界を形成する材料では同様の効
果が得られることま言うまでもない。たとえば、Ga1-xA
lxAs−Ga1-yAlyAs,GaAs−GaAlAsP,InP−InGaAsP,InP−I
nGaAs,InAs−GaAsSb,InGaAs−InAlAsの化合物半導体系
等である。
以上述べたように、本発明によれば、 （１）E,D両タイプを作り分げる際に、精密なエツチン
グ技術を必要としない。
グ技術を必要としない。
（２）イオン打込みはゲート直下のヘテロ界面には行な
わないので、素子の性能がイオン打込みによつて劣下す
ることはない。
わないので、素子の性能がイオン打込みによつて劣下す
ることはない。
（３）集積化においても、上下の２つの素子を同一ケ所
で使うことが可能なので、集積度は向上する等の効果が
得られる。
で使うことが可能なので、集積度は向上する等の効果が
得られる。
第１図，第２図は従来の半導体装置のエネルギーバンド
構荘図、第３図は本発明による半導体装置のエネルギー
バンド構造図、第４図は両側に制御電極をつけた場合の
本発明のエネルギーバンド構造図、第５図は本発明によ
るIC作成の工程を示す断面図、第６図は本発明の実施例
を示す断面図である。 11……禁制帯幅の狭い半導体層、12……禁制帯幅の広い
半導体層、13……ゲート電極、14……ドナー原子、15…
…担体、16……イオン化したドナー原子、31……高純度
GaAs層、32……高純度GaAlAs層、33……トナーをドープ
したGaAlAs層、34……エンハンスメント形チヤネル、35
……デプレシヨン形チヤネル、36,37……ゲート電極、4
0……半絶縁性GaAs基板、41,45……高純度GaAs層、42,4
4,46……高純度GaAlAs層、43……SiドープGaAlAs層、47
……SiドープGaAs層、48……SiO2ダミーゲート、49……
Ｅタイプのチヤネル、50……Ｄタイプのチヤネル、51…
…Siをイオン打込みした領域、61……SnドープGaAs層、
62……タングステンシリンサイド電極、63……Ｅタイプ
のチヤネルにのみ接続するようにSiをイオン打込みした
領域、64……Ｄタイプのチヤネルにのみ接続するように
Siをイオン打込みした領域。
構荘図、第３図は本発明による半導体装置のエネルギー
バンド構造図、第４図は両側に制御電極をつけた場合の
本発明のエネルギーバンド構造図、第５図は本発明によ
るIC作成の工程を示す断面図、第６図は本発明の実施例
を示す断面図である。 11……禁制帯幅の狭い半導体層、12……禁制帯幅の広い
半導体層、13……ゲート電極、14……ドナー原子、15…
…担体、16……イオン化したドナー原子、31……高純度
GaAs層、32……高純度GaAlAs層、33……トナーをドープ
したGaAlAs層、34……エンハンスメント形チヤネル、35
……デプレシヨン形チヤネル、36,37……ゲート電極、4
0……半絶縁性GaAs基板、41,45……高純度GaAs層、42,4
4,46……高純度GaAlAs層、43……SiドープGaAlAs層、47
……SiドープGaAs層、48……SiO2ダミーゲート、49……
Ｅタイプのチヤネル、50……Ｄタイプのチヤネル、51…
…Siをイオン打込みした領域、61……SnドープGaAs層、
62……タングステンシリンサイド電極、63……Ｅタイプ
のチヤネルにのみ接続するようにSiをイオン打込みした
領域、64……Ｄタイプのチヤネルにのみ接続するように
Siをイオン打込みした領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 (72)発明者 白木 靖寛 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森岡 誠 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 黒田 崇郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 三島 友義 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (2)
- 【請求項１】基板と、該基板上に形成された第１の禁制
帯幅を有し、不純物がドープされた第１の半導体層と、
該第１の半導体層上に形成され、該第１の禁制帯幅より
も狭い第２の禁制帯幅を有し、実質的に不純物が含まれ
ない第２の半導体層と、該第２の半導体層上に形成さ
れ、該第２の禁制帯幅よりも広い第３の禁制帯幅を有
し、実質的に不純物が含まれない第３の半導体層を有す
る半導体装置であって、上記第３の半導体層から、上記
第３の半導体層と上記第２の半導体層の界面付近の上記
第２の半導体層中まで延びたソース・ドレイン部を有
し、上記第２の半導体層の上記第３の半導体層との界面
部がチャネルとして働くエンハンスメント形電界効果形
トランジスタ、上記第３の半導体層から上記第１の半導
体層中まで延びたソース・ドレイン部を有し、該ソース
・ドレイン部とゲート電極との間には平面的間隙が有
り、上記第２の半導体層の上記第１の半導体層との界面
部がチャネルとして働くデプレション形電界効果形トラ
ンジスタ、および上記第３の半導体層から上記第１の半
導体層中まで延びたソース・ドレイン部を有し、該ソー
ス・ドレイン部とゲート電極との間には平面的間隙が無
く、上記第２の半導体層の上記第３の半導体層との界面
部がチャネルとして働くエンハンスメント形と上記第２
の半導体層の上記第１の半導体層との界面部がチャネル
として働くデプレション形が共存する電界効果形トラン
ジスタから成る群の中から選ばれた少なくとも１種の電
界効果形トランジスタを有することを特徴とする半導体
装置。 - 【請求項２】上記デプレション形電界効果形トランジス
タのソース・ドレイン間に上記エンハンスメント形電界
効果形トランジスタのソース・ドレイン部が配置され、
上記デプレション形電界効果形トランジスタのゲート電
極は上記第１の半導体層の上記第２の半導体層とは反対
側の面上に形成され、上記エンハンスメント形電界効果
形トランジスタのゲート電極は上記第３の半導体層の上
記第２の半導体層とは反対側の面上に形成されている特
許請求の範囲第１項記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242019A JPH0810751B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
| KR1019840008077A KR850005161A (ko) | 1983-12-23 | 1984-12-18 | 반도체 부재 및 이 부재를 사용한 반도체 장치 |
| EP84308978A EP0147196B1 (en) | 1983-12-23 | 1984-12-20 | A semiconductor member and semiconductor device employing such a member |
| DE8484308978T DE3479845D1 (en) | 1983-12-23 | 1984-12-20 | A semiconductor member and semiconductor device employing such a member |
| US06/684,691 US4672406A (en) | 1983-12-23 | 1984-12-21 | Semiconductor member and semiconductor device employing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242019A JPH0810751B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134481A JPS60134481A (ja) | 1985-07-17 |
| JPH0810751B2 true JPH0810751B2 (ja) | 1996-01-31 |
Family
ID=17083054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242019A Expired - Lifetime JPH0810751B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4672406A (ja) |
| EP (1) | EP0147196B1 (ja) |
| JP (1) | JPH0810751B2 (ja) |
| KR (1) | KR850005161A (ja) |
| DE (1) | DE3479845D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557373B2 (ja) * | 1986-04-05 | 1996-11-27 | 住友電気工業株式会社 | 化合物半導体装置 |
| EP0264932A1 (en) * | 1986-10-24 | 1988-04-27 | Sumitomo Electric Industries Limited | Field effect transistor |
| US4965645A (en) * | 1987-03-20 | 1990-10-23 | International Business Machines Corp. | Saturable charge FET |
| US4729967A (en) * | 1987-04-09 | 1988-03-08 | Gte Laboratories Incorporated | Method of fabricating a junction field effect transistor |
| US4839310A (en) * | 1988-01-27 | 1989-06-13 | Massachusetts Institute Of Technology | High mobility transistor with opposed-gates |
| EP0348944B1 (en) * | 1988-06-28 | 1997-10-22 | Nec Corporation | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin |
| JP2513887B2 (ja) * | 1990-02-14 | 1996-07-03 | 株式会社東芝 | 半導体集積回路装置 |
| JPH0414314A (ja) * | 1990-05-08 | 1992-01-20 | Toshiba Corp | ソース電極結合形論理回路 |
| KR100356883B1 (ko) * | 1991-06-12 | 2003-01-08 | 텍사스 인스트루먼츠 인코포레이티드 | 프리차지트리거링방법,프리차지트리거드디지탈디바이스,프리차지트리거드펑션스테이지,및동기식파이프라인시스템 |
| DE4303598C2 (de) * | 1993-02-08 | 1999-04-29 | Marcus Dr Besson | Halbleiterbauelement, insbesondere Feldeffekttransistor mit vergrabenem Gate |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4194935A (en) * | 1978-04-24 | 1980-03-25 | Bell Telephone Laboratories, Incorporated | Method of making high mobility multilayered heterojunction devices employing modulated doping |
| JPS5776879A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Semiconductor device |
| US4439782A (en) * | 1980-11-21 | 1984-03-27 | University Of Illinois Foundation | Semiconductor device with heterojunction of Alx Ga1-x As--AlAs--Ga |
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
| US4550331A (en) * | 1983-07-29 | 1985-10-29 | Rockwell International Corporation | Multilayer modulation doped heterostructure charge coupled device |
-
1983
- 1983-12-23 JP JP58242019A patent/JPH0810751B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-18 KR KR1019840008077A patent/KR850005161A/ko not_active Application Discontinuation
- 1984-12-20 DE DE8484308978T patent/DE3479845D1/de not_active Expired
- 1984-12-20 EP EP84308978A patent/EP0147196B1/en not_active Expired
- 1984-12-21 US US06/684,691 patent/US4672406A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| JAPANESE JOURNAL OF APPLIED PHYSICS=1982 * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850005161A (ko) | 1985-08-21 |
| DE3479845D1 (en) | 1989-10-26 |
| EP0147196A3 (en) | 1985-09-18 |
| US4672406A (en) | 1987-06-09 |
| EP0147196A2 (en) | 1985-07-03 |
| EP0147196B1 (en) | 1989-09-20 |
| JPS60134481A (ja) | 1985-07-17 |
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