JPH0810762B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0810762B2 JPH0810762B2 JP58241982A JP24198283A JPH0810762B2 JP H0810762 B2 JPH0810762 B2 JP H0810762B2 JP 58241982 A JP58241982 A JP 58241982A JP 24198283 A JP24198283 A JP 24198283A JP H0810762 B2 JPH0810762 B2 JP H0810762B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、高速の電界効果トランジスタに係り、特
に、高速高集積の集積回路の構成素子として、エンハン
スメント型FETとデプレツシヨン型FETを同一基板に作成
するのに好適なヘテロ接合型電界効果トランジスタに関
する。
に、高速高集積の集積回路の構成素子として、エンハン
スメント型FETとデプレツシヨン型FETを同一基板に作成
するのに好適なヘテロ接合型電界効果トランジスタに関
する。
ガリウム砒素（GaAs）とアルミニウム・ガリウム砒素
（AlGaAs）のヘテロ接合界面に蓄積する二次元電子ガス
層を能動層に利用する高速の電界効果型トランジスタ
〔FET〕が開発され〔たとえば特開昭57−7165〕、それ
に対する様々な改良がなされてきた。
（AlGaAs）のヘテロ接合界面に蓄積する二次元電子ガス
層を能動層に利用する高速の電界効果型トランジスタ
〔FET〕が開発され〔たとえば特開昭57−7165〕、それ
に対する様々な改良がなされてきた。
従来のＤ型ヘテロ接合型FET断面構造におけるバンド
構造を第１図に示す。13はゲート電極部、12はドナー不
純物を含有するAlGaAs層、11は実質的に不純物を含有し
ないGaAs層である。EFはフエルミレベルを示し、ヘテロ
界面には電子親和力の差に基づくポテンシヤル井戸が発
生し、二次元状の担体15が発生している。この担体15
は、AlGaAs層12中のドナー不純物14から供給され、この
ドナー準位と二次元状担体15とが熱平衡状態にある。担
体15は不純物を実質的に含有しないGaAs層11中を走行す
るため、イオン化したドナー不純物16とは空間的に分離
されているため、不純物ポテンシヤルによる散乱が著し
く減少し、GaAs固有の高移動度が実現でき、高速のトラ
ンジスタへの応用という点で注目を集めてきた。
構造を第１図に示す。13はゲート電極部、12はドナー不
純物を含有するAlGaAs層、11は実質的に不純物を含有し
ないGaAs層である。EFはフエルミレベルを示し、ヘテロ
界面には電子親和力の差に基づくポテンシヤル井戸が発
生し、二次元状の担体15が発生している。この担体15
は、AlGaAs層12中のドナー不純物14から供給され、この
ドナー準位と二次元状担体15とが熱平衡状態にある。担
体15は不純物を実質的に含有しないGaAs層11中を走行す
るため、イオン化したドナー不純物16とは空間的に分離
されているため、不純物ポテンシヤルによる散乱が著し
く減少し、GaAs固有の高移動度が実現でき、高速のトラ
ンジスタへの応用という点で注目を集めてきた。
しかしながら、従来、高移動度を実現できる点にのみ
が喧伝され、このヘテロ接合型FETの持つ構造的問題点
及び技術上の問題点についてはあまり論及されてこなか
つた。
が喧伝され、このヘテロ接合型FETの持つ構造的問題点
及び技術上の問題点についてはあまり論及されてこなか
つた。
このヘテロ接合型FETを用いて高速高集積回路を実現
しようとするときの第１の問題点は閾値電圧VThの制御
方法とそれに直接関係するエンハンスメント型（Ｅ型）
FETとデプレツシヨン型（Ｄ型）FETを同一基板内に作り
分ける技術である。
しようとするときの第１の問題点は閾値電圧VThの制御
方法とそれに直接関係するエンハンスメント型（Ｅ型）
FETとデプレツシヨン型（Ｄ型）FETを同一基板内に作り
分ける技術である。
従来技術〔たとえば特開昭57−193067,同57−118676
に代表されている〕は結局のところ担体供給層〔第１図
ではAlGaAs層12〕の膜厚とイオン化する不純物総数を外
部から制御する技術に他ならない。具体的に行なわれて
いる例としては、担体供給層の膜厚を制御する方法が多
くとられている。その理由は、この担体供給層が従来分
子線エピタキシー法〔MBE法〕による結晶成長で作られ
ており、一原子層単位の膜厚制御があると言われてきた
ためである。しかしながら、実際にヘテロ接合を大面積
に結晶成長させる場合、ロツト間の膜厚のばらつきは避
け難いものとなり、試料供給のスループツトは小さくな
つてしまう。又、大量生産に向くと言われている有機金
属熱分解法〔OMVPE法〕を使つてヘテロ接合型FETを作る
場合には、現状では、膜厚制御性がMBE法に比べて悪
く、増々閾値電圧の制御は難しいものとなる。つまり、
従来のヘテロ接合型FETでは、VTh制御に結晶成長側に負
担が大きすぎFETを集積化するときの大きな障害になつ
ていた。
に代表されている〕は結局のところ担体供給層〔第１図
ではAlGaAs層12〕の膜厚とイオン化する不純物総数を外
部から制御する技術に他ならない。具体的に行なわれて
いる例としては、担体供給層の膜厚を制御する方法が多
くとられている。その理由は、この担体供給層が従来分
子線エピタキシー法〔MBE法〕による結晶成長で作られ
ており、一原子層単位の膜厚制御があると言われてきた
ためである。しかしながら、実際にヘテロ接合を大面積
に結晶成長させる場合、ロツト間の膜厚のばらつきは避
け難いものとなり、試料供給のスループツトは小さくな
つてしまう。又、大量生産に向くと言われている有機金
属熱分解法〔OMVPE法〕を使つてヘテロ接合型FETを作る
場合には、現状では、膜厚制御性がMBE法に比べて悪
く、増々閾値電圧の制御は難しいものとなる。つまり、
従来のヘテロ接合型FETでは、VTh制御に結晶成長側に負
担が大きすぎFETを集積化するときの大きな障害になつ
ていた。
従来、Ｅ型FETとＤ型FETを同一基板に作り分けるに
は、担体供給層を連続した二種類の半導体層〔第１図の
例ではAlGaAs層12の上にＮ型GaAs層を成長させる〕と
し、上部にある半導体層をエツチングで除去する方法が
主に取られてきた。しかしながらこの方法を用いると、
上記２つの半導体層の膜厚を別々に精度よく制御できる
結晶技術が必要であり、正確に一方の半導体層だけをエ
ツチングする技術が必要となる。係る結晶成長上の課題
と加工技術上の課題はこのFETを高集積化するときに、V
Thの制御の問題以上に難しい問題となる。
は、担体供給層を連続した二種類の半導体層〔第１図の
例ではAlGaAs層12の上にＮ型GaAs層を成長させる〕と
し、上部にある半導体層をエツチングで除去する方法が
主に取られてきた。しかしながらこの方法を用いると、
上記２つの半導体層の膜厚を別々に精度よく制御できる
結晶技術が必要であり、正確に一方の半導体層だけをエ
ツチングする技術が必要となる。係る結晶成長上の課題
と加工技術上の課題はこのFETを高集積化するときに、V
Thの制御の問題以上に難しい問題となる。
第２の問題点は、従来のヘテロ接合FETの構造に固有
な問題点で、ヘテロ接合界面に蓄積する電子ガスのシー
ト濃度が小さいため、常温で使う場合ソース（又はドレ
イン）電極とゲート電極間の寄生抵抗が大きくなつてし
まうことである。
な問題点で、ヘテロ接合界面に蓄積する電子ガスのシー
ト濃度が小さいため、常温で使う場合ソース（又はドレ
イン）電極とゲート電極間の寄生抵抗が大きくなつてし
まうことである。
この二次元電子ガスの濃度の上限に関する問題は、担
体供給層にドープできるドーパント濃度には、その物質
特有の固溶限界が存在すること、及び、主にソース・ド
レイン間耐圧で決まる膜厚に関する制限のために、従来
のヘテロ接合では解決することのできない問題であつ
た。
体供給層にドープできるドーパント濃度には、その物質
特有の固溶限界が存在すること、及び、主にソース・ド
レイン間耐圧で決まる膜厚に関する制限のために、従来
のヘテロ接合では解決することのできない問題であつ
た。
本発明の目的は、通常のヘテロ接合の下に第３のｐ型
半導体層を設けることで、閾値電圧VThの制御を容易に
し、エンハンスメント型FETとデパレツシヨン型FETを作
り分ける新しい構造のFETを提供することにある。
半導体層を設けることで、閾値電圧VThの制御を容易に
し、エンハンスメント型FETとデパレツシヨン型FETを作
り分ける新しい構造のFETを提供することにある。
本発明の原理を第1,2,3図に示すエネルギーバンド図
を用いて説明する。第２図は通常のn-（又はp-）型半導
体11とｐ型半導体17のホモ接合のバンド図である。良く
知られているように、接合界面近傍では、ｐ型半導体層
中の正孔（ホール）濃度が急激に変化するためにn-（又
はp-）半導体11側に、正孔は拡散し、二つの半導体中に
存在する空間電荷の接合界面付近で生じる空間変化に基
づく静電ポテンシヤルと釣り合いの位置に来るまで拡散
し、平衡している。一方第１図に示すヘテロ接合を用い
て半導体層11を第１図と第２図で共有する構造を考え
る。半導体層11が充分に厚ければ、半導体12と11のヘテ
ロ接合界面に蓄積する２次元状電子系は第２図に示すｐ
型領域17の影響を受けることはない。ところが、半導体
層11が非常に高純度のn-（又はp-）の場合には膜厚があ
る程度薄くなると、この２次元状電子系の濃度はｐ型領
域17の影響を受け電子はｐ型領域に移動し、結果として
極端な場合には第３図に示すようにヘトロ接合界面の２
次元電子系のキアリアは実質的に消去する。
を用いて説明する。第２図は通常のn-（又はp-）型半導
体11とｐ型半導体17のホモ接合のバンド図である。良く
知られているように、接合界面近傍では、ｐ型半導体層
中の正孔（ホール）濃度が急激に変化するためにn-（又
はp-）半導体11側に、正孔は拡散し、二つの半導体中に
存在する空間電荷の接合界面付近で生じる空間変化に基
づく静電ポテンシヤルと釣り合いの位置に来るまで拡散
し、平衡している。一方第１図に示すヘテロ接合を用い
て半導体層11を第１図と第２図で共有する構造を考え
る。半導体層11が充分に厚ければ、半導体12と11のヘテ
ロ接合界面に蓄積する２次元状電子系は第２図に示すｐ
型領域17の影響を受けることはない。ところが、半導体
層11が非常に高純度のn-（又はp-）の場合には膜厚があ
る程度薄くなると、この２次元状電子系の濃度はｐ型領
域17の影響を受け電子はｐ型領域に移動し、結果として
極端な場合には第３図に示すようにヘトロ接合界面の２
次元電子系のキアリアは実質的に消去する。
即ち、ヘテロ接合界面に下方にｐ型領域を第３図に示
すように設ける新しい構造を挿入することによりデプレ
シヨン型FETをエンハンスメント型FETに変換することが
できる。
すように設ける新しい構造を挿入することによりデプレ
シヨン型FETをエンハンスメント型FETに変換することが
できる。
一方、第４図に示すようにヘテロ接合界面の２次元電
子ガス層はｐ型領域17に接続する電極50を接続して外部
より、電圧を印加して２次元電子ガス層を制御すること
も可能である。
子ガス層はｐ型領域17に接続する電極50を接続して外部
より、電圧を印加して２次元電子ガス層を制御すること
も可能である。
以下本発明の実施例について説明する。
実施例 １ 第５図（ａ）〜（ｃ）はエンハンスメント型FETを形
成する実施例を示す。
成する実施例を示す。
半絶縁性GaAs基板10に、将来ゲート電極になる部分に
SiO221〔膜厚4000Å〕をマスクとして選択的にBeイオン
20をイオン注入する〔第５図（ａ）〕。このとき打込み
は加速電圧を100kV、ドーズ量を２×1013cm-2の条件で
行なつた。
SiO221〔膜厚4000Å〕をマスクとして選択的にBeイオン
20をイオン注入する〔第５図（ａ）〕。このとき打込み
は加速電圧を100kV、ドーズ量を２×1013cm-2の条件で
行なつた。
次にSiO2を全て除去し、3000ÅのSiO2をCVD法で形成
し800℃20分のアニールを行ないBeイオンを活性化し
た。
し800℃20分のアニールを行ないBeイオンを活性化し
た。
次に、SiO2をフツ酸で除去し、NH4OH系のGaAsエツチ
ング液でわずかにGaAsをエツチングした後、分子線エピ
タキシー法により、基板温度600℃で、不純物を故意に
はドープしないGaAs層11を１μｍ程度結晶成長させた。
続いて７×1017cm-3の濃度をもつｎ形AlGaAs層12を400
Å成長させた（第５図（ｂ））。ｐ型領域17の真上にゲ
ート電極13がくる型でFETを制作した（第５図
（ｃ））。23,24は各々ソース・ドレイン電極である。
ソース・ドレイン金属はAu−Ge/Auを用いた。
ング液でわずかにGaAsをエツチングした後、分子線エピ
タキシー法により、基板温度600℃で、不純物を故意に
はドープしないGaAs層11を１μｍ程度結晶成長させた。
続いて７×1017cm-3の濃度をもつｎ形AlGaAs層12を400
Å成長させた（第５図（ｂ））。ｐ型領域17の真上にゲ
ート電極13がくる型でFETを制作した（第５図
（ｃ））。23,24は各々ソース・ドレイン電極である。
ソース・ドレイン金属はAu−Ge/Auを用いた。
この場合ソース（又はドレイン）ゲート間隙部25では
ヘテロ接合界面に２次元電子ガスが発生している。ゲー
ト電極下部の領域では、２次元電子ガス層は消去してい
る。
ヘテロ接合界面に２次元電子ガスが発生している。ゲー
ト電極下部の領域では、２次元電子ガス層は消去してい
る。
即ちエンハンスメント型FETになつている。これは主
にｐ型GaAs層17が存在するためである。
にｐ型GaAs層17が存在するためである。
実施例 ２ 同一基板にエンハンスメント型FET（Ｅ−FET）とデプ
レシヨン型FET（Ｄ−FET）を作り分ける工程例を第６図
に示す。
レシヨン型FET（Ｄ−FET）を作り分ける工程例を第６図
に示す。
第５図に示す工程との相異は選択的にドープされたｐ
型領域を埋込層17としてもつＥ−FETとｐ型埋込層をも
たないＤ−FETを同一基板上に作ることである。又移動
度を増加させるためアンドープでn-型のAlXGa1-XAs層1
1′（ｘ〜0.3）、オーミツクをよくするためのｎ型GaAs
層18が形成されているのも従来と同じ考え方である。
型領域を埋込層17としてもつＥ−FETとｐ型埋込層をも
たないＤ−FETを同一基板上に作ることである。又移動
度を増加させるためアンドープでn-型のAlXGa1-XAs層1
1′（ｘ〜0.3）、オーミツクをよくするためのｎ型GaAs
層18が形成されているのも従来と同じ考え方である。
実施例 ３ 第７図に、第５図における埋込みｐ型層17に外部接続
電極をとり出して、外部電位により２次元電子ガス層を
制御する例を示す。第７図（ａ）は電極の配置を示す平
面図、同図（ｂ）は主要部の断面図である。第７図
（ａ）に示すように、ｐ型埋込み層17（点線領域）を形
成し、外部にとり出し制御端子33をとりつける構造を形
成する。その断面構造は第７図（ｂ）に示してある。図
において各符号は第５図、或いは第６図におけるそれと
同じである。なお、33は外部閾値制御電極である。
電極をとり出して、外部電位により２次元電子ガス層を
制御する例を示す。第７図（ａ）は電極の配置を示す平
面図、同図（ｂ）は主要部の断面図である。第７図
（ａ）に示すように、ｐ型埋込み層17（点線領域）を形
成し、外部にとり出し制御端子33をとりつける構造を形
成する。その断面構造は第７図（ｂ）に示してある。図
において各符号は第５図、或いは第６図におけるそれと
同じである。なお、33は外部閾値制御電極である。
実施例１の工程では、ｐ領域17がフローテイングにし
てあるのに対し、本実施例では、外部に制御端子と接続
できるようにした点である。それ以外の点では実施例１
と同様である。
てあるのに対し、本実施例では、外部に制御端子と接続
できるようにした点である。それ以外の点では実施例１
と同様である。
同一面内に、Ｅ−FETとＤ−FETを集積化するには、選
択的に面内にｐ領域をイオン打ち込みで作り、そのｐ領
域に共通な制御端子を設けて閾値を制御することもでき
る。
択的に面内にｐ領域をイオン打ち込みで作り、そのｐ領
域に共通な制御端子を設けて閾値を制御することもでき
る。
本発明では、ｐ型領域をイオン注入法で形成したが、
ｎ型領域をSiなどのイオンを注入することにより、閾値
制御をすることもできる。
ｎ型領域をSiなどのイオンを注入することにより、閾値
制御をすることもできる。
実施例では、GaAs/AlGaAs系のヘテロ接合を用いた
が、他のヘテロ接合系、たとえばInp−InGaAsp,AlyGa
1-yAs−AlxGa1-xAs,GaAs−AlGaAsp,Inp−InGaAs,InAs−
GaAsSb等をも用い得ることはいうまでもない。
が、他のヘテロ接合系、たとえばInp−InGaAsp,AlyGa
1-yAs−AlxGa1-xAs,GaAs−AlGaAsp,Inp−InGaAs,InAs−
GaAsSb等をも用い得ることはいうまでもない。
ｐ型領域の形成に用いるイオンとしてはBeの他にGe,Z
n等がある。
n等がある。
本発明の効果を以下に列挙する。
（１） ｎ型にドープされた電子親和力の小さい、通常
バンドギヤツプの大きい半導体（Ｉ）とアンドープで高
純度の電子親和力の大きい半導体（II）とのヘテロ接合
に、更に、ｐ型にドープされた半導体（II）と同様な種
類の半導体（III）からなる三層構造を特徴とする半導
体装置を実施することにより、閾値制御を容易にするこ
とができた。即ち、従来例ではエピタキシヤル成長した
膜を削る方法がとられていたが、本発明では、イオン注
入法を用いることにより閾値の制御性を向上できた。
バンドギヤツプの大きい半導体（Ｉ）とアンドープで高
純度の電子親和力の大きい半導体（II）とのヘテロ接合
に、更に、ｐ型にドープされた半導体（II）と同様な種
類の半導体（III）からなる三層構造を特徴とする半導
体装置を実施することにより、閾値制御を容易にするこ
とができた。即ち、従来例ではエピタキシヤル成長した
膜を削る方法がとられていたが、本発明では、イオン注
入法を用いることにより閾値の制御性を向上できた。
（２） 本発明を適用することによりデプレシヨン型FE
Tとエンハンスメント型FETを同一基板に集積化できる。
Tとエンハンスメント型FETを同一基板に集積化できる。
（３） 第３層のｐ型領域に外部よりの制御端子を設け
ることで閾値を制御できる。
ることで閾値を制御できる。
第１図は従来のヘテロ接合型FETのエネルギーバント図
である。第２、第3,4図は本発明の原理を示すエネルギ
ーバンド図である。第５図はＥ−FETを作成する工程を
示す図である。第６図はＥ−FETとＤ−FETを同一基板に
作り分ける工程を示す図である。第７図（ａ），（ｂ）
の各々は閾値を外部にとり出した制御端子で制御するこ
とを特徴とするFETの平面図と断面図を示す。 13……ゲート電極、15……２次元電子ガス、14……ｎ型
ドーパントレベル、12……電子親和力の小さい半導体、
11……電子親和力の大きい半導体、17……ｐ型半導体、
23,24……ソース・ドレイン電極、33……外部閾値制御
電極、18……ｎ型GaAs層、11′……アンドープAlGaAs
層。
である。第２、第3,4図は本発明の原理を示すエネルギ
ーバンド図である。第５図はＥ−FETを作成する工程を
示す図である。第６図はＥ−FETとＤ−FETを同一基板に
作り分ける工程を示す図である。第７図（ａ），（ｂ）
の各々は閾値を外部にとり出した制御端子で制御するこ
とを特徴とするFETの平面図と断面図を示す。 13……ゲート電極、15……２次元電子ガス、14……ｎ型
ドーパントレベル、12……電子親和力の小さい半導体、
11……電子親和力の大きい半導体、17……ｐ型半導体、
23,24……ソース・ドレイン電極、33……外部閾値制御
電極、18……ｎ型GaAs層、11′……アンドープAlGaAs
層。
Claims (2)
- 【請求項１】半導体基板と、上記半導体基板上に配置し
たノンドープの第１半導体層と、上記第１半導体層上に
配置したｎ型で、かつ上記第１半導体層よりも電子親和
力が小さい第２半導体層と、上記ヘテロ接合近傍の上記
第１半導体層中に形成された二次元電子ガスと電気的に
接続され、かつ、上記第２半導体層上に配置した一対の
電極と、上記二次元電子ガスの電子の流れを制御するた
めに上記第２半導体層上に配置した制御電極と、上記制
御電極下の上記二次元電子ガスを消去するために上記半
導体基板にｐ型不純物を選択的にドープしたｐ型埋込層
とを有することを特徴とする半導体装置。 - 【請求項２】上記制御電極とは別の上記二次元電子ガス
の電子の流れを制御する制御電極を上記ｐ型埋込層と電
気的に接続して設けたことを特徴とする特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241982A JPH0810762B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241982A JPH0810762B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134479A JPS60134479A (ja) | 1985-07-17 |
| JPH0810762B2 true JPH0810762B2 (ja) | 1996-01-31 |
Family
ID=17082479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241982A Expired - Lifetime JPH0810762B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810762B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824131B2 (ja) * | 1985-10-07 | 1996-03-06 | 株式会社日立製作所 | 電界効果トランジスタ |
| RU2660296C1 (ru) * | 2017-02-20 | 2018-07-05 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводникового прибора |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162070A (ja) * | 1982-03-19 | 1983-09-26 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
-
1983
- 1983-12-23 JP JP58241982A patent/JPH0810762B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58162070A (ja) * | 1982-03-19 | 1983-09-26 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134479A (ja) | 1985-07-17 |
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