JPH0414314A - ソース電極結合形論理回路 - Google Patents

ソース電極結合形論理回路

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JPH0414314A
JPH0414314A JP2116836A JP11683690A JPH0414314A JP H0414314 A JPH0414314 A JP H0414314A JP 2116836 A JP2116836 A JP 2116836A JP 11683690 A JP11683690 A JP 11683690A JP H0414314 A JPH0414314 A JP H0414314A
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field effect
shift element
source
effect transistor
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Hironori Nagasawa
弘憲 長沢
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Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は電界効果トランジスタ（ＦＥＴ）を用いたソー
ス電極結合形論理回路（Ｓ　ＣＦ　Ｌ）に関するもので
、特に高速ディジタル集積回路に使用されるものである
。
（従来の技術） 従来の５ＣＦＬ回路の基本形は、第８図に示すようにな
っている。破線ａ−ａ’　より左側がスイッチング部、
右側がソースフォロア部と呼ばれる。スイッチング部は
、ＦＥＴＱｌとＱ２が差動動作をする。Ｑｌ、Ｑ２のゲ
ートに入力された相補信号ＩＮ、ＩＮは、ハイレベルと
ローレベルとが逆転して、それぞれＦＥＴＱ３．Ｑ４の
ゲートに伝わる。
ソースフォロア部は、次段を駆動するため、そして次段
に適切なレベルの信号を伝えるために存在する。レベル
シフトは、ＦＥＴＱ３．Ｑ４のゲート−ソース間電圧お
よびレベルシフト素子ＬＳＩＩ、ＬＳ１２．　・−、Ｌ
Ｓｎｌ、ＬＳｎ２（ｎは自然数）の端子間電圧によって
行われる。
これらの素子には、定電流源ＣＣ２，ＣＣ３によって常
に定電流が流れている。
（発明が解決しようとする課題） 前項に述べた従来の回路では、ソースフォロア部のレベ
ルシフト素子は、一般には抵抗成分を含んでいる。その
ため、この抵抗成分（以下、交流的に考えて、インピー
ダンスという）によって負荷駆動能力が低下する。よっ
て高速動作が妨げられることになる。逆に負荷駆動能力
を上げようとすれば、より大きな電流を流す必要がある
。
本発明の目的は、容量によってレベルシフト素子の部分
のインピーダンスを交流的に小さくすることにより、消
費電力を増やすことなく、負荷駆動能力を大きくした回
路を提供することにある。
「発明の構成］ （課題を解決するための手段と作用） 本発明は、ソース電極どうしが結合された第１、第２の
電界効果トランジスタと、一端どうしが結合され、その
結合点が直接または第１のレベルシフト素子を介して高
電位電源に接続され他端が第１．第２の電界効果トラン
ジスタのドレイン電極に接続された第１．第２の負荷素
子と、止端が前記電界効果トランジスタのソース電極の
結合点に接続され、他端が低電位電源に接続された第１
の定電流源と、ドレイン電極か高電位電源に接続され、
ゲート電極が第１の負荷素子の他端に接続された第３の
電界効果トランジスタと、この電界効果トランジスタの
ソース電極に一端が接続された１個または複数個の直列
接続の第２のレベルシフト素子と、このレベルシフト素
子の他端に一端が接続され、他端が低電位電源に接続さ
れた第２の定電流源と、第２のレベルシフト素子に対し
て並列に接続された容量とを具備したことを特徴とする
ソース電極結合形論理回路である。
即ち、本発明の回路は、通常のソース電極結合形論理回
路において、ソースフォロア部のレベルシフト素子に対
して容量を並列に接続したものである。このようにすれ
ば、レベルシフト素子のインピーダンスを容量によって
交流的に小さくすることができる。このため、直流電位
に影響を与えることなく、また消費電力を増やすことな
く、負荷駆動能力を大きくすることができる。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第８図のものと
対応させた場合の例であるから、対応個所には同一符号
を用いる。第１図の構成は、ソース電極が結合された電
界効果トランジスタＱｌ、Ｑ２を設け、一端が結合され
、その結合点がレベルシフト素子（ダイオード、抵抗等
）ＬＳを介して高電位電源ＶＤＤに接続された２個の負
荷素子ＬＤＩ、ＬＤ２を設け、正極が電界効果トランジ
スタのソース電極の結合点に接続され、負極が低電位電
源Ｖ８８に接続された定電流源ＣＣＩを設け、ドレイン
電極が高電位電源に接続され、ゲート電極が負荷素子Ｌ
ＤＩ、ＬＤ２の結合点と反対側の端に接続された電界効
果トランジスタＱ３．Ｑ４を設け、この電界効果トラン
ジスタのソース電極に一端が接続されたＬＳ１１〜ＬＳ
ｎｌ、ＬＳＩ２〜ＬＳｎ２の直列レベルシフト素子群を
設け、このレベルシフト素子群の他端に正極が接続され
、負極が〆低位電源に接続された定電流源ＣＣ２，ＣＣ
３を設けた通常のソース電極結合形論理回路において、
直列に接続されたレベルシフト素子ＬＳ１１〜ＬＳｎｌ
、ＬＳＩ２〜ＬＳｎ２に対してそれぞれ容量Ｃ，Ｃ２を
並■ 列に接続したものである。
第２図が本発明の実施例の要部の原理的回路図である。
しかして第１図ではレベルシフト素子ＬＳＩＩ、ＬＳ１
２．＝−ＬＳｎｌ、ＬＳｎ２　（ｎは自然数）は抵抗成
分をもっている。これらのレベルシフト素子に対して、
容ｉｃ、ｃ　　がそれぞれ並列に接続されている。レベ
ルシフト素子の抵抗成分をＲとすると、この部分のイン
ピーダンスＺは、 （ω：角周波数、ω〉０）・・・（１）で表されるから
、Ｚ＜Ｒとなり、インピーダンスは容量によって小さく
なる。
第３図は、第２図の変形例である。すなわち、レベルシ
フト素子１個に対して、容量を１個ずつ並列に接続した
ものである。この場合、各レベルシフト素子の抵抗成分
をｒ　　、ｒ２＋　・・・、ｒ　とｉ　　　　　　　　
　　　　　　　　ｎすれば、全抵抗成分Ｒｒは となり、またインピーダンスＺＴは となって、やはりＺＴくＲＴとなるから、インピーダン
スは小さくなる。
第４図は、容量Ｃとして逆バイアスされたダイオード（
アノードを低電位側、カソードを高電位側に接続した状
態）Ｄを用いた本発明の要部の具体例である。
上記実施例によれば、 （イ）レベルシフト素子のインピーダンスＺｒを小さく
することにより、出力０１口の振幅が大となり、負荷駆
動能力が大きくなる。したがって、同じ消費電力であり
ながら、より高速な動作が可能になる。
（ロ）インピーダンスＺ　を容量Ｃ、ＣにＴ　　　　　
１２ よって小さくするために、直流的なことには全く影響は
ない。したがって、レベルシフト量はレベルシフト素子
のみで設定することができる。
第５図に回路シミュレーションの対象にした回路のブロ
ック図を示し、第６図、第７図にブロック内部の回路図
（第６図は従来例、第７図は本発明例）を示す。ここで
第１のレベルシフト素子に抵抗を用い、第２のレベルシ
フト素子にダイオードを用いている。またＦＥＴは、第
６図、第７図共に、ゲート長が０．８μｍ、ゲート幅が
１ト１とし、ダイオード接合面積は３×１０μｍ２とし
ている。この例では、増幅率が第６図の８３．９％から
第７図では９１，９％へと上昇しており、本発明による
効果が現れている。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば負荷ＬＤＩ、ＬＤ２の結合端は直接ＶＤＤ
に接続してもよい。またソースフォロア部２はＱ　側ま
たはＱ４側のいずれか一方のみでもよい。またスイッチ
ング部１の入力ＩＮ。
ＩＮのいずれか一方は基準電位としてもよい。
［発明の効果］ 以上説明した如く本発明によれば、レベルシフト素子の
インピーダンスを交流的に小とすることにより、出力振
幅が大となり、負荷駆動能力が大となる。このため従来
と同じ消費電力でありながら、より高速な動作が可能と
なる。またソースフォロア部のインピーダンスを容量に
よって小さくするため、直流的なことには全く影響がな
い。
従ってレベルシフト量はレベルシフト素子のみによって
決めることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図ないし第４
図はその要部の回路説明図、第５図ないし第７図はその
効果を説明するためのシミュレーション回路図、第８図
は従来例の回路図である。 １・・・スイッチング部、２・・・ソースフォロア部、
Ｑ１〜Ｑ４・・・ＦＥＴ、ＬＤＩ、ＬＤ２・・・負荷、
ＬＳ、ＬＳＩＩ〜ＬＳｎ２・・・レベルシフト素子、ｃ
ｌ、Ｃ２・・・容量、ＣＣ１〜ＣＣ３・・・定電流源、
■　・・・高電位電源、■８８・・・低電位電源。 Ｄ 出願人代理人　弁理士　鈴　江　武　彦ａ′ 第１図

Claims (5)

    【特許請求の範囲】
  1. （１）ソース電極どうしが結合された第１、第２の電界
    効果トランジスタと、一端どうしが結合され、その結合
    点が直接または第１のレベルシフト素子を介して高電位
    電源に接続され他端が第１、第２の電界効果トランジス
    タのドレイン電極に接続された第１、第２の負荷素子と
    、一端が前記電界効果トランジスタのソース電極の結合
    点に接続され、他端が低電位電源に接続された第１の定
    電流源と、ドレイン電極が高電位電源に接続され、ゲー
    ト電極が第１の負荷素子の他端に接続された第３の電界
    効果トランジスタと、この電界効果トランジスタのソー
    ス電極に一端が接続された１個または複数個の直列接続
    の第２のレベルシフト素子と、このレベルシフト素子の
    他端に一端が接続され、他端が低電位電源に接続された
    第２の定電流源と、第２のレベルシフト素子に対して並
    列に接続された容量とを具備したことを特徴とするソー
    ス電極結合形論理回路。
  2. （２）前記容量を、アノードが低電位側、カソードが高
    電位側に接続されたダイオードにより構成したことを特
    徴とする前記請求項１に記載のソース電極結合形論理回
    路。
  3. （３）前記第３の電界効果トランジスタ、第２のレベル
    シフト素子、容量、第２の定電流源の回路を第１のソー
    スフォロア部として、これと対応構成の第２のソースフ
    ォロア部を設け、前記第３の電界効果トランジスタに対
    応する前記第２のソースフォロア部の第４の電界効果ト
    ランジスタのゲート電極を第２の負荷素子の他端に接続
    し、第１、第２のソースフォロア部の出力端から互に相
    補関係にある出力を得ることを特徴とする請求項１に記
    載のソース電極結合形論理回路。
  4. （４）前記第１、第２の電界効果トランジスタのゲート
    入力は互に相補関係を有することを特徴とする請求項１
    に記載のソース電極結合形論理回路。
  5. （５）前記第１、第２の電界効果トランジスタのゲート
    入力の一方は単相の入力で、他方は基準電圧であること
    を特徴とする請求項１に記載のソース電極結合形論理回
    路。
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