JPH01147916A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01147916A JPH01147916A JP62306315A JP30631587A JPH01147916A JP H01147916 A JPH01147916 A JP H01147916A JP 62306315 A JP62306315 A JP 62306315A JP 30631587 A JP30631587 A JP 30631587A JP H01147916 A JPH01147916 A JP H01147916A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract 2
- 238000010168 coupling process Methods 0.000 abstract 2
- 238000005859 coupling reaction Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はソース結合ＦＥＴロジック（ＳＣＦＬ）を用い
た半導体集積回路に関する。
た半導体集積回路に関する。
従来の技術
ソース結合ＦＥＴロジック（ＳＣＦＬ）は、バイポーラ
トランジスタにおけるＥＣＬ同様の差動形増幅回路を用
いた高速論理回路であり、ＦＥＴのしきい値電圧に対す
る余裕度が大きいことから、プロセス技術の未熟なＧａ
ＡｓＩＣ等に採用され、様々な論理集積回路が試作・実
用されている。
トランジスタにおけるＥＣＬ同様の差動形増幅回路を用
いた高速論理回路であり、ＦＥＴのしきい値電圧に対す
る余裕度が大きいことから、プロセス技術の未熟なＧａ
ＡｓＩＣ等に採用され、様々な論理集積回路が試作・実
用されている。
第５図に、５ＣＦＬを用いたインバータ回路の例を示す
。図において、Ｑｌ、Ｑ２は差動スイッチングＦＥＴ、
Ｑ３は電流源ＦＥＴである。また、ＲＬＩ、ＲＬ２は負
荷抵抗、Ｒ５Ｓ １は電流源ＦＥＴのソース電圧を調節
するための抵抗である。
。図において、Ｑｌ、Ｑ２は差動スイッチングＦＥＴ、
Ｑ３は電流源ＦＥＴである。また、ＲＬＩ、ＲＬ２は負
荷抵抗、Ｒ５Ｓ １は電流源ＦＥＴのソース電圧を調節
するための抵抗である。
回路を流れる電流はＱ３．Ｒ９５Ｉからなる電流源回路
によってほぼ決定し、この電流をＱｌ、Ｑ２の差動対か
らなるスイッチング回路で切り替えることで論理動作を
行なう。従って論理信号のハイレベル・ローレベルがＦ
ＥＴのしきい値電圧によらないため、しきい値電圧に対
する余裕が太きい。
によってほぼ決定し、この電流をＱｌ、Ｑ２の差動対か
らなるスイッチング回路で切り替えることで論理動作を
行なう。従って論理信号のハイレベル・ローレベルがＦ
ＥＴのしきい値電圧によらないため、しきい値電圧に対
する余裕が太きい。
負荷駆動能力向上のために、第５図の回路にソースフォ
ロアを付加した構成もよく用いられる。
ロアを付加した構成もよく用いられる。
第６図にその例を示す。Ｑ４．Ｑ５がソースフォロア用
スイッチングＦＥＴ、Ｑ６．Ｑ７は電流源ＦＥＴ％ Ｄ
Ｉ〜Ｄ４は電圧レベルシフト用ダイオードである。
スイッチングＦＥＴ、Ｑ６．Ｑ７は電流源ＦＥＴ％ Ｄ
Ｉ〜Ｄ４は電圧レベルシフト用ダイオードである。
電流源回路の構成としては、第５図に示したような電流
源ＦＥＴのゲート電圧（Ｖｃｓ）を外部から供給する構
成の他に、第４図（ａ）に示したように抵抗分割回路に
よって内部発生するもの、あるいは同図（ｂ）に示した
ようにゲート端子をソースに結合された抵抗（ＲＳＳＩ
）の他端に接続した構成のものがよく知られている。こ
れらの電流源回路は、集積回路を構成した際電圧供給端
子が少なくてすむという特長がある。しかし、 （ａ）
の回路の場合、抵抗分割回路の抵抗値の変動がそのまま
５ＣＦＬの電流値の変動に効いてくるので、電源電圧変
動、温度特性など実用レベルでの安定性に問題がある。
源ＦＥＴのゲート電圧（Ｖｃｓ）を外部から供給する構
成の他に、第４図（ａ）に示したように抵抗分割回路に
よって内部発生するもの、あるいは同図（ｂ）に示した
ようにゲート端子をソースに結合された抵抗（ＲＳＳＩ
）の他端に接続した構成のものがよく知られている。こ
れらの電流源回路は、集積回路を構成した際電圧供給端
子が少なくてすむという特長がある。しかし、 （ａ）
の回路の場合、抵抗分割回路の抵抗値の変動がそのまま
５ＣＦＬの電流値の変動に効いてくるので、電源電圧変
動、温度特性など実用レベルでの安定性に問題がある。
これに比べて（ｂ）の回路はゲート電圧が常に電源ある
いは接地に固定されるために外部擾乱に対して安定なも
のとなっている。
いは接地に固定されるために外部擾乱に対して安定なも
のとなっている。
このような５ＣＦＬによる論理回路を高速で動作させる
ためには、スイッチングＦＥＴの電流駆動能力を大きく
とることが大切である。即ち、なるべくに値の大きなＦ
ＥＴを用いることが４望ましい。一般にＧａＡｓのＭＥ
ＳＦＥＴ等のに値はおおよそゲート幅に比例しゲート長
に反比例して大きくなる。ゲート長の方は加工精度の問
題からあまりに短くするのは難しく、ゲート幅を大きく
する方が簡単である。しかしながら、ゲート幅をむやみ
に大きくすることはゲート容量の増加を招くため、集積
回路の高速化として見たときにに値増加の効果をうまく
発揮できないことになる。
ためには、スイッチングＦＥＴの電流駆動能力を大きく
とることが大切である。即ち、なるべくに値の大きなＦ
ＥＴを用いることが４望ましい。一般にＧａＡｓのＭＥ
ＳＦＥＴ等のに値はおおよそゲート幅に比例しゲート長
に反比例して大きくなる。ゲート長の方は加工精度の問
題からあまりに短くするのは難しく、ゲート幅を大きく
する方が簡単である。しかしながら、ゲート幅をむやみ
に大きくすることはゲート容量の増加を招くため、集積
回路の高速化として見たときにに値増加の効果をうまく
発揮できないことになる。
また一方、Ｋ値の大きさはＦＥＴのしきい値電圧に依存
することもよく知られている。第３図はよく知られてい
るＷＳｉゲートセルファラインプロセスを用いて作製さ
れたＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ（ゲート
長１μｍ、ゲート幅１０μｍ）のしきい値電圧とに値の
関係を示しているが、しきい値電圧の浅いＦＥＴはとに
値が大きくなっているのがわかる。それで、当初は専ら
しきい値電圧の浅いＦＥＴ、即ちエンハンスメント（ノ
ーマリオフ）型ＦＥＴがよく用いられた。
することもよく知られている。第３図はよく知られてい
るＷＳｉゲートセルファラインプロセスを用いて作製さ
れたＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ（ゲート
長１μｍ、ゲート幅１０μｍ）のしきい値電圧とに値の
関係を示しているが、しきい値電圧の浅いＦＥＴはとに
値が大きくなっているのがわかる。それで、当初は専ら
しきい値電圧の浅いＦＥＴ、即ちエンハンスメント（ノ
ーマリオフ）型ＦＥＴがよく用いられた。
しかし、ＭＥＳＦＥＴの場合、ゲート電圧が大きくなる
とゲートのショットキー接合に順方向電流が流れる問題
がある。従ってしきい値の浅いエンハンスメント型ＦＥ
Ｔで５ＣＦＬを組んだ場合、少し大きな振幅の信号がゲ
ートに加えられただけでゲート電流が流入する事になり
、電圧レベルのマージンが小さく、設計が容易でない。
とゲートのショットキー接合に順方向電流が流れる問題
がある。従ってしきい値の浅いエンハンスメント型ＦＥ
Ｔで５ＣＦＬを組んだ場合、少し大きな振幅の信号がゲ
ートに加えられただけでゲート電流が流入する事になり
、電圧レベルのマージンが小さく、設計が容易でない。
また、５ＣＦＬによる論理回路の性能は、回路を流れる
電流値にも大きく依存する。従って電流源回路には電流
供給能力が大きく安定な回路を用いることが重要である
。しかし、エンハンスメント型ＦＥＴの場合、電流を流
すためにはゲート・ソース電圧を正にする必要があ゛す
、第４図（ｂ）のような電流源回路が使えないため安定
な電流源回路を実現するのが難しい。
電流値にも大きく依存する。従って電流源回路には電流
供給能力が大きく安定な回路を用いることが重要である
。しかし、エンハンスメント型ＦＥＴの場合、電流を流
すためにはゲート・ソース電圧を正にする必要があ゛す
、第４図（ｂ）のような電流源回路が使えないため安定
な電流源回路を実現するのが難しい。
デプレッション型ＦＥＴを用いて５ＣＦＬを組んだ場合
には、ゲート電流の問題が緩和される他、第４図（ｂ）
のような安定な電流源が使えるメリットがある。しかし
ながら、浅いしきい値電圧のデプレッション型ＦＥＴを
用いた場合、電流［ＦＥＴのゲート幅が大きくなる欠点
がある。第３図は、第４図（ｂ）の回路において電流源
ＦＥＴ （ゲート長Ｌｇ：１μｍ）のしきい値電圧ｖｔ
ｈを変えたときの電流源回路の電流値の変化をゲート幅
Ｗｇをパラメータに示した例である。同じ電流値を得る
のに、しきい値電圧が浅い場合には大きなゲート幅が必
要であることがわかる。またゲート幅Ｗｇが大きい場合
には、しきい値電圧ｖｔｈの変化に対する電流値の変動
が大きく、安定性の面からも好ましくない。深いしきい
値電圧のデプレッション型ＦＥＴで５ＣＦＬを組んだ場
合には、この問題は解決されるが、はじめに述べたよう
に、スイッチングＦＥＴのに値が小さくなるために、負
荷駆動能力が落ち、スピードの面からも好ましくない。
には、ゲート電流の問題が緩和される他、第４図（ｂ）
のような安定な電流源が使えるメリットがある。しかし
ながら、浅いしきい値電圧のデプレッション型ＦＥＴを
用いた場合、電流［ＦＥＴのゲート幅が大きくなる欠点
がある。第３図は、第４図（ｂ）の回路において電流源
ＦＥＴ （ゲート長Ｌｇ：１μｍ）のしきい値電圧ｖｔ
ｈを変えたときの電流源回路の電流値の変化をゲート幅
Ｗｇをパラメータに示した例である。同じ電流値を得る
のに、しきい値電圧が浅い場合には大きなゲート幅が必
要であることがわかる。またゲート幅Ｗｇが大きい場合
には、しきい値電圧ｖｔｈの変化に対する電流値の変動
が大きく、安定性の面からも好ましくない。深いしきい
値電圧のデプレッション型ＦＥＴで５ＣＦＬを組んだ場
合には、この問題は解決されるが、はじめに述べたよう
に、スイッチングＦＥＴのに値が小さくなるために、負
荷駆動能力が落ち、スピードの面からも好ましくない。
発明が解決しようとする問題点
上記したようにエンハンスメント型ＦＥＴで５ＣＦＬを
構成した時にはゲート電流流入の問題や電流源不安定の
問題が生じ、浅いしきい値電圧のデプレッション型ＦＥ
Ｔで構成した場合には電流源ＦＥＴのゲート幅が大きく
なる問題が生じ、深いデプレッション型ＦＥＴを用いた
場合はスイッチングＦＥＴ０Ｋ値が大きくとれないとい
う問題が生じる。
構成した時にはゲート電流流入の問題や電流源不安定の
問題が生じ、浅いしきい値電圧のデプレッション型ＦＥ
Ｔで構成した場合には電流源ＦＥＴのゲート幅が大きく
なる問題が生じ、深いデプレッション型ＦＥＴを用いた
場合はスイッチングＦＥＴ０Ｋ値が大きくとれないとい
う問題が生じる。
本発明はかかる点に鑑み、小さなゲート幅で安定に大電
流供給を実現する電流源回路を備え、かつ高い電ｆｆｌ
駆動能力をもったスイッチングＦＥＴをもつＳＣＦＬ回
路を提供することを目的とする。
流供給を実現する電流源回路を備え、かつ高い電ｆｆｌ
駆動能力をもったスイッチングＦＥＴをもつＳＣＦＬ回
路を提供することを目的とする。
問題点を解決するための手段
本発明は、浅いしきい値電圧のデプレッション型ＦＥＴ
によって構成されたスイッチングＦＥＴと、前記ＦＥＴ
よりも深いしきい値電圧のデプレッション型ＦＥＴから
なる電流源回路を備えたソース結合ＦＥＴロジック（Ｓ
ＣＦＬ）回路である。
によって構成されたスイッチングＦＥＴと、前記ＦＥＴ
よりも深いしきい値電圧のデプレッション型ＦＥＴから
なる電流源回路を備えたソース結合ＦＥＴロジック（Ｓ
ＣＦＬ）回路である。
作用
本発明は前記した構成により、デプレッション型ＦＥＴ
を用いることでゲート電流流入の問題を緩和し、スイッ
チングＦＥＴには浅いしきい値電圧のデプレッション型
ＦＥＴを用いて高いに値を得、電流源には深いしきい値
電圧のＦＥＴを用いることで電流源ＦＥＴのゲート幅を
小さくしかつ安定な電流源回路を実現する。これにより
高速でかつ安定な５ＣＦＬ論理集積回路が実現できる。
を用いることでゲート電流流入の問題を緩和し、スイッ
チングＦＥＴには浅いしきい値電圧のデプレッション型
ＦＥＴを用いて高いに値を得、電流源には深いしきい値
電圧のＦＥＴを用いることで電流源ＦＥＴのゲート幅を
小さくしかつ安定な電流源回路を実現する。これにより
高速でかつ安定な５ＣＦＬ論理集積回路が実現できる。
実施例
第１図は本発明の実施例における５ＣＦＬインバ一タ回
路の回路図である。図において、Ｑｌ。
路の回路図である。図において、Ｑｌ。
Ｑ２は差動スイッチングＦＥＴ、Ｑ４．Ｑ５がソースフ
ォロア用スイッチングＦＥＴ、Ｑ３．ＱＢ。
ォロア用スイッチングＦＥＴ、Ｑ３．ＱＢ。
Ｑｌは電流源ＦＥＴである。また、ＲＬＩ、ＲＬ２は負
荷抵抗、Ｒ５５Ｉ〜Ｒ５５３は電流源ＦＥＴのソース電
圧を調節するための抵抗、ＤＩ−Ｄ４は電圧レベルシフ
ト用ダイオードである。
荷抵抗、Ｒ５５Ｉ〜Ｒ５５３は電流源ＦＥＴのソース電
圧を調節するための抵抗、ＤＩ−Ｄ４は電圧レベルシフ
ト用ダイオードである。
ここで差動スイッチングＦＥＴＱＩ、Ｑ２及びソースフ
ォロア用スイッチングＦＥＴＱ４．Ｑ５のしきい値電圧
は比較的浅く、例えば０．０〜−〇、８ｖ程度とし、電
流源ＦＥＴＱ３．Ｑ６．Ｑ７のしきい値電圧は−Ｌ
Ｏ〜−２，ＯＶと深く選ぶ。なぜなら、第２図から明ら
かなように、例えばゲー・ト長１μｍのＦＥＴを用いた
電流源回路で２ｍＡの電流を供給しようとした場合、電
流源ＦＥＴ （Ｑ３．ＱＢ、Ｑｌ）のしきい値電圧を−
１，８Ｖ程度にまで深くしておけば僅か１０μｍゲート
幅で十分なのに対し、しきい値電圧−０゜５Ｖ程度の浅
いＦＥＴではゲート幅８０μｍ近くの巨大なＦＥＴが必
要となる。さらに、ゲート幅が大きくなるとしきい値電
圧の変動に対する電流値の変化が大きくなるという問題
も生じる。第２図に示されるように、ゲート幅１０μｍ
（しきい値電圧−Ｌ ８Ｖ）のＦＥＴを用いた場合し
きい値電圧０．ＩＶの変動に対する電流値の変化は僅か
０．１ｍＡ程度であるが、ゲート幅８０μｍ（しきい値
電圧−〇、５Ｖ）のＦＥＴを用いた場合その変化は０．
５ｍＡにも及ぶ。
ォロア用スイッチングＦＥＴＱ４．Ｑ５のしきい値電圧
は比較的浅く、例えば０．０〜−〇、８ｖ程度とし、電
流源ＦＥＴＱ３．Ｑ６．Ｑ７のしきい値電圧は−Ｌ
Ｏ〜−２，ＯＶと深く選ぶ。なぜなら、第２図から明ら
かなように、例えばゲー・ト長１μｍのＦＥＴを用いた
電流源回路で２ｍＡの電流を供給しようとした場合、電
流源ＦＥＴ （Ｑ３．ＱＢ、Ｑｌ）のしきい値電圧を−
１，８Ｖ程度にまで深くしておけば僅か１０μｍゲート
幅で十分なのに対し、しきい値電圧−０゜５Ｖ程度の浅
いＦＥＴではゲート幅８０μｍ近くの巨大なＦＥＴが必
要となる。さらに、ゲート幅が大きくなるとしきい値電
圧の変動に対する電流値の変化が大きくなるという問題
も生じる。第２図に示されるように、ゲート幅１０μｍ
（しきい値電圧−Ｌ ８Ｖ）のＦＥＴを用いた場合し
きい値電圧０．ＩＶの変動に対する電流値の変化は僅か
０．１ｍＡ程度であるが、ゲート幅８０μｍ（しきい値
電圧−〇、５Ｖ）のＦＥＴを用いた場合その変化は０．
５ｍＡにも及ぶ。
一方、スイッチングＦＥＴ （Ｑｌ、Ｑ２．Ｑ４゜Ｑ５
）のに値を考えると、第３図に示したようにゲート長１
１ｍゲート＠ｌＯμｍのＦＥＴで、しきい値電圧−〇、
５ｖでは２ｍＡ／Ｖ２以上ものに値になるのに対し、し
きい値電圧−１，８Ｖではに値は１ｍＡ／Ｖ２程度と約
半分に減ってしまう。
）のに値を考えると、第３図に示したようにゲート長１
１ｍゲート＠ｌＯμｍのＦＥＴで、しきい値電圧−〇、
５ｖでは２ｍＡ／Ｖ２以上ものに値になるのに対し、し
きい値電圧−１，８Ｖではに値は１ｍＡ／Ｖ２程度と約
半分に減ってしまう。
また、しきい値電圧を更に浅くしてエンハンスメント型
ＦＥＴとすれば３ ｍ Ａ ／ Ｖ ２近いに値が得ら
れることになるが、実際の論理回路の電圧ｔｉ＠が０．
５〜１．０Ｖ程度であり、ゲートのショットキー接合の
順方向立ち上がり電圧が０．７Ｖ程度しかないことを考
えると、エンハンスメント型ＦＥＴを用いるのは電圧レ
ベルに余裕がなく、設計は困難と言えよう。
ＦＥＴとすれば３ ｍ Ａ ／ Ｖ ２近いに値が得ら
れることになるが、実際の論理回路の電圧ｔｉ＠が０．
５〜１．０Ｖ程度であり、ゲートのショットキー接合の
順方向立ち上がり電圧が０．７Ｖ程度しかないことを考
えると、エンハンスメント型ＦＥＴを用いるのは電圧レ
ベルに余裕がなく、設計は困難と言えよう。
従ってスイッチングＦＥＴ （Ｑｌ、Ｑ２．Ｑ４゜Ｑ５
）のしきい値電圧としては０．０ｖ〜−０゜８ｖと浅い
ものを選び、電流ｆｉＦＥＴ （Ｑ３．ＱＢ、Ｑｌ）の
しきい値電圧としては−１，０〜−２、Ｏｖあるいはそ
れ以下の深いものとするのが最も適当であると言える。
）のしきい値電圧としては０．０ｖ〜−０゜８ｖと浅い
ものを選び、電流ｆｉＦＥＴ （Ｑ３．ＱＢ、Ｑｌ）の
しきい値電圧としては−１，０〜−２、Ｏｖあるいはそ
れ以下の深いものとするのが最も適当であると言える。
即ち、このようにスイッチングＦＥＴのしきい値電圧を
浅くすることで、小さなゲート幅で高いに値をかせぎ、
容量を減らして高速化が図れると同時に電流ｆｉＦＥＴ
のしきい値電圧を深くする事で第４図（ｂ）のような安
定な電流源回路をもちいてかつ小さいゲート幅で大きな
電流供給が可能となる。さらに本回路ではすべてのＦＥ
Ｔがデプレッション型であるためにゲート電流流入の問
題も少なく、ＤＣレベルのマージンが大きくとれるので
設計が容易となり、また、温度変化等の外部擾乱に対し
ても安定な集積回路が実現できる。
浅くすることで、小さなゲート幅で高いに値をかせぎ、
容量を減らして高速化が図れると同時に電流ｆｉＦＥＴ
のしきい値電圧を深くする事で第４図（ｂ）のような安
定な電流源回路をもちいてかつ小さいゲート幅で大きな
電流供給が可能となる。さらに本回路ではすべてのＦＥ
Ｔがデプレッション型であるためにゲート電流流入の問
題も少なく、ＤＣレベルのマージンが大きくとれるので
設計が容易となり、また、温度変化等の外部擾乱に対し
ても安定な集積回路が実現できる。
なお、本実施例では電流源回路として第４図（ｂ）に示
したような電流源ＦＥＴのゲート端子をソースに結合さ
れた抵抗（ＲＳＳ １−Ｒ３５３）の他端に接続した構
成のものを用いたが、この抵抗はソース電圧を調節・安
定させるために用いたもので特になくてもよい。また、
本発明によれば、第４図（ａ）など他の電流源回路を用
いた場合にも、電流源ＦＥＴに小さなゲート電圧を加え
るだけで大きな電流が供給できるという特長がある。
したような電流源ＦＥＴのゲート端子をソースに結合さ
れた抵抗（ＲＳＳ １−Ｒ３５３）の他端に接続した構
成のものを用いたが、この抵抗はソース電圧を調節・安
定させるために用いたもので特になくてもよい。また、
本発明によれば、第４図（ａ）など他の電流源回路を用
いた場合にも、電流源ＦＥＴに小さなゲート電圧を加え
るだけで大きな電流が供給できるという特長がある。
発明の詳細
な説明したように、本発明によれば、小さなゲート幅で
高電流駆動の５ＣＦＬ回路を提供する事ができ、高速か
つ安定な集積回路実現できるため、その実用的効果は極
めて大きい。
高電流駆動の５ＣＦＬ回路を提供する事ができ、高速か
つ安定な集積回路実現できるため、その実用的効果は極
めて大きい。
第１図は本発明の実施例における５ＣＦＬインバ一タ回
路の回路図、第２図は第４図（ｂ）の回路において電流
源ＦＥＴのしきい値電圧Ｖ ｔ ｂを変えたときの電流
源回路の駆動電流の変化をゲート幅Ｗｇをパラメータに
示した図、第３図はＷＳｉゲートセルファラインプロセ
スを用いて作製されたＧａＡｓＭＥＳＦＥＴ （ゲート
長１７１ｍ、 ゲート幅ｌＯμｍ）のしきい値電圧とに
値の関係図、第４図（ａ）、 （ｂ）は５ＣＦＬ回路
における電流源回路図、第５図及び第６図は５ＣＦＬを
用いたインバータ回路の回路図である。 Ｑｌ、Ｑ２・・・・・・スイッチングＦＥＴ、Ｑ４゜Ｑ
５・・・・・・ソースフォロア用スイッチングＦＥＴ、
Ｑ３．Ｑ？、Ｑ８・・・・・・電流源ＥＴ、 ＲＬＩ
、 ＲＬ２・・・・・・負荷抵抗、ＲＳＳ １〜Ｒ９
５３・・・・・・ソース電圧調節用抵抗、ＤＩ−Ｄ４・
・・・・・レベルシフト用ダイオード。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図 −２，０−／、、！； −／、０ −０．５ ０．０
しさい４道宅及ｔｒＬ［ＶＪ 第３図 １７き、Ｉ イＷｅλ１ （ｖ） 第４図 （α） （ｂ） 第５図 ＤＤ ｒＩｃ６図
路の回路図、第２図は第４図（ｂ）の回路において電流
源ＦＥＴのしきい値電圧Ｖ ｔ ｂを変えたときの電流
源回路の駆動電流の変化をゲート幅Ｗｇをパラメータに
示した図、第３図はＷＳｉゲートセルファラインプロセ
スを用いて作製されたＧａＡｓＭＥＳＦＥＴ （ゲート
長１７１ｍ、 ゲート幅ｌＯμｍ）のしきい値電圧とに
値の関係図、第４図（ａ）、 （ｂ）は５ＣＦＬ回路
における電流源回路図、第５図及び第６図は５ＣＦＬを
用いたインバータ回路の回路図である。 Ｑｌ、Ｑ２・・・・・・スイッチングＦＥＴ、Ｑ４゜Ｑ
５・・・・・・ソースフォロア用スイッチングＦＥＴ、
Ｑ３．Ｑ？、Ｑ８・・・・・・電流源ＥＴ、 ＲＬＩ
、 ＲＬ２・・・・・・負荷抵抗、ＲＳＳ １〜Ｒ９
５３・・・・・・ソース電圧調節用抵抗、ＤＩ−Ｄ４・
・・・・・レベルシフト用ダイオード。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図 −２，０−／、、！； −／、０ −０．５ ０．０
しさい４道宅及ｔｒＬ［ＶＪ 第３図 １７き、Ｉ イＷｅλ１ （ｖ） 第４図 （α） （ｂ） 第５図 ＤＤ ｒＩｃ６図
Claims (1)
- 半導体基板上に形成されたソース結合ＦＥＴロジック
を用いた集積回路において、前記ソース結合ＦＥＴロジ
ックを構成するＦＥＴがデプレッション型であり、電流
源ＦＥＴのしきい値電圧がスイッチングＦＥＴのしきい
値電圧よりも深いことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306315A JPH01147916A (ja) | 1987-12-03 | 1987-12-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306315A JPH01147916A (ja) | 1987-12-03 | 1987-12-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01147916A true JPH01147916A (ja) | 1989-06-09 |
Family
ID=17955624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306315A Pending JPH01147916A (ja) | 1987-12-03 | 1987-12-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01147916A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334328U (ja) * | 1989-08-09 | 1991-04-04 | ||
| JPH0414314A (ja) * | 1990-05-08 | 1992-01-20 | Toshiba Corp | ソース電極結合形論理回路 |
| EP0523380A2 (en) * | 1991-06-28 | 1993-01-20 | Fuji Electric Co., Ltd. | Comparator circuit including at least one differential amplifier |
| JPH0595277A (ja) * | 1991-10-02 | 1993-04-16 | Mitsubishi Electric Corp | ソース結合型論理回路 |
-
1987
- 1987-12-03 JP JP62306315A patent/JPH01147916A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334328U (ja) * | 1989-08-09 | 1991-04-04 | ||
| JPH0414314A (ja) * | 1990-05-08 | 1992-01-20 | Toshiba Corp | ソース電極結合形論理回路 |
| EP0523380A2 (en) * | 1991-06-28 | 1993-01-20 | Fuji Electric Co., Ltd. | Comparator circuit including at least one differential amplifier |
| EP0523380A3 (en) * | 1991-06-28 | 1994-05-11 | Fuji Electric Co Ltd | Comparator circuit including at least one differential amplifier |
| JPH0595277A (ja) * | 1991-10-02 | 1993-04-16 | Mitsubishi Electric Corp | ソース結合型論理回路 |
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