KR100588612B1 - Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ(ＣＭＬ) 입력드라이빙 회로구성과 ＭｏｎｏｓｔａｂｌｅＢｉｓｔａｂｌｅ Ｔｒａｎｓｉｔｉｏｎ ｌｏｇｉｃｅｌｅｍｅｎｔ(ＭＯＢＩＬＥ)를 이용한 터넬링 다이오드로직 회로 - Google Patents

Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ(ＣＭＬ) 입력드라이빙 회로구성과 ＭｏｎｏｓｔａｂｌｅＢｉｓｔａｂｌｅ Ｔｒａｎｓｉｔｉｏｎ ｌｏｇｉｃｅｌｅｍｅｎｔ(ＭＯＢＩＬＥ)를 이용한 터넬링 다이오드로직 회로 Download PDF

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Abstract

본 발명은 초고속 디지털 로직 회로의 일종으로 Current Mode Logic (CML)형태의 입력 구동 방식과 Monostable Bistable Transition Logic Element (MOBILE)구성을 이용한 Tunneling Diode Logic 회로에 관한 것이다.
본 발명의 목적은 기존 턴넬링 다이오드 로직(tunneling diode logic)인 MOBILE 회로 구성의 단점을 개선하는 동시에 새로운 MOBILE 기반의 로직 기능을 제공하는 것으로서, 입력 부분의 개선으로 입력 전압 조정의 어려움을 해결하고, 트랜지스터로 인한 속도 제한 문제를 해결하는 동시에 inverted return-to-zero D flip-flop, non-Inverted return-to-zero D flip-flop, return-to-zero NOR gate, return-to-zero OR gate, 차등 출력을 발생하는 return-to-zero D flip-flop, optical flip-flop 등의 다양한 로직 기능을 구현하는데 있다.
본 발명은 부성저항을 갖는 턴넬링 다이오드소자를 이용한 기존의 MOBILE 회로에서 입력 단자를 Current Mode Logic (CML) 게이트로 바꾸어, 과도한 입력 전압에도 전류를 일정하게 유지시켜 전압의 가동 범위를 높이고, 트랜지스터의 콜렉터-에미터(드레인-소스)에 충분한 전압이 걸려 트랜지스터가 빠른 속도에서 동작하는 바이어스 조건에 있게 하고, CML 게이트의 입력단자의 바꿈과 입력 트랜지스터의 추가로 다양한 로직 게이트(Inverted D-Flip Flop, Non-Inverted D- Flip Flop, NOR gate, OR gate, optical flip-flop)기능을 제공한다.
본 발명은 초고속 통신(유선, 광 및 무선)에 쓰이는 초고속 디지털 로직 게이트로 사용된다.
RTD, CML, MOBILE, Flip-Flop, Digital Logic Gate

Description

Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ(ＣＭＬ) 입력 드라이빙 회로구성과 Ｍｏｎｏｓｔａｂｌｅ Ｂｉｓｔａｂｌｅ Ｔｒａｎｓｉｔｉｏｎ ｌｏｇｉｃ ｅｌｅｍｅｎｔ(ＭＯＢＩＬＥ)를 이용한 터넬링 다이오드 로직 회로{Tunneling Diode Logic IC using monostable bistable transition logic element with a CML input gate}
도 1 은 tunneling diode의 개략적인 DC I-V 특성도이다.
도 2는 종래의 MOBILE의 단위 회로로 inverted return-to-zero D flip-flop 회로 구성도이다.
도 3a와 3b는 종래의 MOBILE의 동작원리의 설명도이다.
도 4는 종래의 MOBILE에서 사용되는 하나의 트랜지스터로 구성된 스위치 소자의 입력 전압에 따른 전류 특성도이다.
도 5는 종래의 MOBILE 에서 입력 트랜지스터에 과도한 전류가 흐를 때의 load line의 특성도이다.
도 6은 본 발명에 의해 제안된 CML-타입 입력 드라이빙 회로구성과 MOBILE 을 이용한 RTD 로직 게이트로 non-inverted return-to-zero D flip-flop 회로 구성도이다.
도 7은 CML 게이트의 입력 전압에 따른 전류의 특성도이다.
도 8a와 8b는 새로 제안된 CML-타입 입력 드라이빙 회로 구성과 MOBILE회로 구성을 이용한 tunneling logic gate의 동작원리의 설명도이다.
도 9는 본 발명에 의해 제안된 CML-타입 입력 드라이빙 회로 구성과 MOBILE 을 이용한 RTD 로직 게이트로 inverted return-to-zero D Flip-Flop 회로 구성도이다.
도 10은 본 발명에 의해 제안된 CML-타입 입력 드라이빙 회로 구성과 MOBILE 을 이용한 RTD 로직 게이트로 입력 신호로 2개의 차등 신호를 받아들이는 inverted return-to-zero D flip-flop 회로 구성도이다.
도 11은 터넬링 로직 게이트가 2 단이 연결된 회로 구성도이다.
도 12a와 12b는 본 발명에 의해 제안된 CML-타입 입력 드라이빙 회로 구성과 MOBILE 을 이용한 RTD 로직 게이트로 return-to-zero OR gate/return-to-zero NOR gate 회로 구성도이다.
도 13 은 본 발명에 의해 제안된 CML-타입 입력 드라이빙 회로 구성과 MOBILE 을 이용하여 출력과 인버팅된 출력이 동시에 발생하는 차등출력 전압 return-to-zero D flip-flop 구성도이다.
도 14는 포토 트랜지스터를 이용한 optical return-to-zero D flip-flop 구성도이다.
< 도면의 주요부분에 대한 설명 >
111: Load RTD 112: Driver RTD
113: 트랜지스터 114: 트랜지스터
115: 트랜지스터 116: 트랜지스터
117: 포토 트랜지스터
141: 전류원 121: 입력 단자
122: 기준 전압 단자 123: 입력단자
131: 바이어스 단자 132: 클럭 단자
133: 출력 단자 134 : 인버팅된 출력 단자
211: 출력전압에 따라 Driver RTD 에 흐르는 전류
212: 출력전압에 따라 Driver RTD에 흐르는 전류와 트랜지스터의 콜렉터로 흐르는 전류의 합
221: 클럭 전압이 로우(LOW) 일 때 출력전압에 따라 Load RTD에 흐르는 전류
222: 클럭 전압이 하이(HIGH) 일 때 출력전압에 따라 Load RTD에 흐르는 전류
223: CML 게이트를 구성하는 HBT(114) 의 콜렉터로 흐르는 전류
224: CML 게이트를 구성하는 HBT(113) 의 콜렉터로 흐르는 전류
311: CML 게이트
본 발명은, 초고속 통신(광, 유선 및 무선)에 이용되는 초고속 디지털 로직 게이트에 대한 것이다.
현재 광 대역 통신 서비스에 대한 수요 증가로 보다 다양하고 많은 양의 정보 를 짧은 시간 내에 전달할 수 있는 초고속 통신을 필요로 하고 있고 그 에 따라 초고속 디지털 IC 의 개발이 요구되고 있다.
초고속 IC개발에 대한 종래의 기술로서 GaAs 또는 InP 기반의 초고속 소자인 HBT 나 HEMT를 이용하여 ECL(Emitter Coupled Logic), CML(Current Mode Logic), SCFL(Source Coupled Logic)의 회로 구성으로 초고속 디지털 로직 게이트를 구현해 왔다. 그러나 이러한 기술은 피드백 루프를 사용하기 때문에 회로 구성이 복잡해지고 그에 따라 회로의 동작속도가 제한되고, 전력 소모가 커지는 단점이 있다.
기존의 회로의 단점을 보완하기 위하여 최근 들어 부성저항을 가지는 터넬링 소자를 이용한 디지털 게이트 가 개발되었다. 터넬링 다이오드 는 나노 스케일에서의 양자 효과(quantum effect)를 이용한 소자로 매우 빠른 스위칭 속도를 가지고 있으며 저전압에서의 부성 저항을 가지고 있다.
도 1은 터넬링 다이오드의 전류 전압을 특성을 보여주는 것으로 가해 주는 전압이 0V에서 증가함에 따라 전류도 증가하다가 가해주는 전압이 피크 전압(VP) 값에 이르렀을 때 전류도 피크 전류값에 이르게 되며 그 상태에서 전압이 더 증가함에 따라 전류가 감소하는 부성저항 특성을 가진다. 이러한 부성 저항의 특성을 이용하여 기존의 회로보다 매우 적은 소자로 피드백 루프를 이용하지 않은 로직 게이트를 구현할 수 있으며, 이러한 특성은 터넬링 다이오드의 매우 빠른 스위칭 속도 특성과 더불어서, 저전력 초고속 디지털 게이트 구현을 가능하게 한다. 기존의 터넬링 다이오드를 이용한 로직 중 대표적인 예로 Monostable Bistable Transition Logic Element(MOBILE) (1. 미국 특허 US5,313,117 발명의 명칭: Semiconductor logic circuit using two N-type negative resistance device, 2. IEEE Electron Device Letters, vol.16, No.2, Feb. 1995, 제목 : Monolithic Integration of Resonant Tunneling Diode and FET's for Monostable-Bistable Transition Logic Elements) 가 있다. 도 2는 MOBILE(Monostable Bistable Transition Logic Element) 회로의 구성을 나타낸다. Load RTD(Resonant Tunneling Diode)(111) 와 driver RTD(112) 2개가 직렬로 연결되어 있으며, Driver RTD(111)에 전류를 조절하는 트랜지스터(113)를 병렬로 연결한다. Load RTD(111)에는 클럭 전압이 인가되며 driver RTD(111), load RTD(112) 와 트랜지스터(115)의 드레인(콜렉터)가 연결되는 지점에서 출력을 얻는다. 도 3은 MOBILE 의 동작 원리를 로드라인(load line) 분석을 통해 보여준다. 클럭전압의 크기가 'LOW' 상태에 있을 때는 출력 전압의 안정점이 로직 'LOW' 상태에 하나로 정해진다. 클럭 전압이 RTD의 피크 전압보다 2배 이상 커질 때 안정점은 로직 'LOW' 와 로직 'HIGH' 의 두 가지 상태로 존재하며 어느 지점으로 변할 것인가는 클럭 전압이 로직 'LOW'에서 로직 'HIGH'로 변할 때의 입력전압의 상태에 따라 정해진다. 입력전압이 로직 'LOW'여서 트랜지스터 (115)로 흐르는 전류와 driver RTD(112)의 피크 전류의 합(211)이 load RTD(111) 의 피크 전류보다 작을 때는 출력 전압은 로직 'LOW' 상태가 된다. 입력전압이 로직 'HIGH'여서 트랜지스터 (115)로 흐르는 전류와 driver RTD(112)의 피크 전류의 합(212)이 Load RTD(111) 의 피크 전류보다 클 때는 출력 전압은 로직 'HIGH' 상태가 된다. 클럭 전압이 로직 'HIGH' 인 상태에서는 입력 전압의 크기에 따라 출력전압은 변하지 않는다. 이러한 회로의 동작은 Inverted return-to-zero (RZ) D flip-flop 동작을 나타낸다. 이와 같은 MOBILE 회로 구성은 적은 숫자의 소자로 IC 기능을 구현할 수 있으며 그에 따라 저전력 초고속 동작을 할 수 있는 가능성을 가지고 있다.
그러나 상기 종래 기술은 다음의 문제점을 가지고 있다. RTD외에 입력전압에 따라 흐르는 전류를 조정하는 부분을 입력 드라이빙 회로라고 할 때 기존에 입력 드라이빙 회로 구성은 트랜지스터 (115) 하나로 이루어진 공통 에미터(공통 소스) 방식으로 구성되었다. 여기서 트랜지스터는 FET과 BJT를 포함한 모든 3-터미널 스위칭 소자를 통칭한다. 이하에서는 공통 에미터 방식을 기준으로 설명한다.
도 4는 입력 전압에 따라 입력 드라이빙 회로에 흐르는 전류의 크기를 나타낸다.
도 4에서 볼 수 있듯이 공통 에미터에서 입력 전압이 턴-온 전압을 넘어서는 순간 전류가 급격히 증가 하게 된다. 이러한 현상을 막기 위해 베이스 또는 에미터에 저항을 연결할 수 있지만 이러한 구성은 공통 에미터의 동작 속도 특성을 급격히 떨어뜨려 사용되지 않는다. 입력 전압에 따른 전류의 급격한 증가는 다음의 문제를 일으킨다. 먼저 회로 구성 시 MOBILE(Monostable Bistable Transition Logic Element) 회로의 동작원리에 부합하게 정확한 전류를 조절해야 하는데 전류가 입력 전압에 따라 매우 민감하게 변하기 때문에 입력 전압을 정확히 맞추어서 전류를 조절하기가 어렵게 된다. 또한 소자 제작의 기술적 한계로 턴-온 전압이 일정하지 않기 때문에 회로 각각의 트랜지스터에 따라 정확한 입력 전압을 정해야 하는 어려움이 있다. 만약 정확한 입력 전압 조정이 되지 않아서, 입력 전압이 가해졌을 때 트랜지스터(115)로 흐르는 전류가 작으면 입력에 따라 출력이 변하지 않게 되며, 트랜지스터(115)로 흐르는 전류가 과도하게 크게 되면 플립-플롭 동작(클럭 전압이 HIGH 상태에서 입력전압에 따라 출력전압이 변하지 않는 것)을 하지 않게 된다.
도 5는 트랜지스터로 흐르는 전류가 과도하게 커질 때의 로드 라인을 나타낸다. 도 5에서 볼 수 있듯이 이 때 안정점은 로직 'LOW' 상태 하나로 출력 전압이 로직 'LOW' 상태로 변할 수 있게 되어 플립-플롭 동작이 실패하게 된다. 또한 예기치 않은 과도한 전류는 트랜지스터의 안정성에도 영향을 준다. 또한 저전력 소모를 위하여 낮은 전압에서(0.4 V 이하)에서 부성 저항을 가지는 터넬링 다이오드를 사용하는데 그에 따라 출력 전압도 낮은 전압(0~0.8V)을 가지게 되어, 그에 따라 출력 단자에 연결된 트랜지스터(115)가 액티브 영역에서 동작하기 위한 충분한 콜렉터-에미터 전압을 확보하지 못하게 된다. 이는 트랜지스터(115)의 동작 속도를 저하시키고 그에 따라 전체 IC의 속도가 제한되는 요인이 된다.
마지막으로 기존의 MOBILE은 Inverted return-to-zero D flip-flop 이외에 다양한 로직 동작을 보여주지 못하였다. 초고속 통신시스템에 들어가는 디지털 로직 회로로서 사용되기 위해서는 다양한 로직 회로가 개발되어야 한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해서 발명한 것으로, 본 발명의 목적은 입력전압 조정을 어려움을 해결하고, 트랜지스터가 최고속도에서 동작하는 바이어스 전압에서 동작하게 하여 전체 IC의 속도를 향상 시키며, 출력 전압 레벨과 입력 전압 레벨을 같게 하여 앞 단의 MOBILE 회로 출력 전압이 다음 단의 MOBILE 회로 입력 전압으로 추가적인 소자 사용 없이 인가 할 수 있게 하며, 기존의 초고속 회로(ECL, CML, SCFL)와의 호환성을 제공함을 목적으로 한다. 또한 다양한 로직 회로(Non inverted return-to-zero D flip flop, Inverted return-to-zero D flip-flop, return-to-zero NOR gate, return-to-zero OR Gate, 차등 출력 전압 return-to-zero D flip-flop)를 제공하고, 추가적으로 빛의 신호를 입력신호로 받아들여 로직 기능을 하는 여러 종류의옵티컬 플립-플롭(optical flip- flop)을 제공함을 목적으로 한다.
상기 본 발명의 목적을 달성하기 위한 기술적 사상으로써, 본 발명은 입력 드라이빙 회로가 커런트 모드 로직(Current Mode Logic) (CML) 형태인 MOBILE을 제시한다. 여기서 CML 로직은 일반적으로 알려진 BJT 기반 기술에서의 로직 형태 뿐 만이 아니라 FET 기반에서의 SCFL 로직 형태 등을 포함한다. CML에서 사용되는 입력 단자는 두 곳으로 한 쪽 단자에 기준 전압(VREF)을 인가하며 다른 쪽 단자에는 입력 전압을 인가하는 구성 또는 두 개의 입력단자에 차등 전압을 인가하는 구성을 가진다. 그리고 입력 트랜지스터 의 에미터에 일정 전류원이 연결되어 있는 방식이다. 기준 전압(VREF)과 입력 전압 의 크기를 조정함으로써 출력전압 레벨과 입력 전압 레벨을 같게 한다. 그에 따라 여러 단으로 로직을 연결할 수 있는 구성을 가진다. 기준 전압 단자와 입력 전압 단자의 위치를 원하는 로직 동작에 따라 다르게 하여 inverted return-to-zero D flip-flop 또는 non-inverted return-to-zero D flip-flop 동작을 하게 한다. 또 새로운 로직 게이트인 return-to-zero NOR 게이트 또는 return-to-zero OR 게이트의 동작의 구현을 위해서 추가로 N개의트랜지스터를 입력 트랜지스터 와 병렬로 연결하는 구성을 가진다. 또한 위의 로직 게이트에서 빛의 신호 처리를 위해 CML 게이트의 입력 트랜지스터 중 하나를 포토 트랜지스터로 대체 하는 구성을 가진다.
여기서 포토-트랜지스터는 빛을 수광하여 전기적인 신호로 증폭 변환하는 모든 (2-터미널 혹은 3-터미널 구조의) 포토 트랜지스터를 통칭한다.
이하, 본 발명의 실시예에 대하여 첨부된 도면을 참조하면서 상세히 설명하기로 한다.
본 발명은 BJT와 FET 를 비롯한 모든 3-터미널 스위칭 소자 기반 기술에 모두 적용할 수 있는 것으로 이후에서는 BJT 중 높은 동작 속도를 가진 HBT를 기준으로 설명한다. 본 발명은 또한 모든 터넬링 다이오드기술에 적용할 수 있으나 아래에서는 낮은 피크 전압(VP)과 높은 PVCR(peak to valley current ratio)를 가진 InP 기반의 RTD를 기준으로 설명한다.
도 6은 본 발명 중 하나인 non-inverted return-to-zero D flip-flop회로 구성을 나타낸다.
도 6에서 보듯이 두 개의 터넬링 다이오드가 직렬로 연결되어 있다. 이 중 driver RTD(112)는 그라운드와 연결되어 있으며 load RTD(111) 에는 클럭 전압단자(132)가 연결되어 있다. 클럭 전압으로는 일정한 주기로 오실레이션 하는 구형파 또 는 사인파가 동작하고자 하는 주파수로 인가되며 그 크기는 RTD의 피크 전압의 2배 이상이다. Load RTD(111)와 driver RTD(112)가 만나는 지점이 출력 단자(133)가 된다. 기존의 MOBILE 회로와는 다르게 입력 드라이빙 회로로 CML 게이트(311)가 사용된다. 여기서 CML 게이트는 일정 전류로만 스위칭 하는 로직을 통칭하는 것으로 FET 기반에서의 source coupled FET 로직 등을 포함하는 의미로 쓴다. CML 게이트를 구성하는 트랜지스터 중 한 트랜지스터(114)의 콜렉터가 출력 단자(133)에 연결된다. CML 게이트는 2개의 트랜지스터 가 에미터를 공유하고 있는 형태이며 각각의 베이스는 입력 전압과 기준 전압(VREF)을 받게 된다. Non-inverted return-to-zero D flip-flop에서는 트랜지스터(113) 의 베이스는 입력 단자(121)가 되며 다른 트랜지스터(114)의 베이스는 기준 전압단자(122)가 된다. 트랜지스터(113) 의 콜렉터는 바이어스 단자(131) 와 연결되어 있으며 바이어스 단자에는 HBT가 액티브 영역에서 동작하기 위한 전압이 인가된다. 트랜지스터(113,114)의 에미터 에는 일정 전류 IEE 가 흐르는 전류원(141)이 연결되어 있다. 이 때 HBT(113,114)가 액티브 영역에서 동작할 수 있도록 전류원을 구성한다. 전류원은 저항 또는 트랜지스터를 이용하여 구성된다. 이 때 전류원이 흐르게 하는 전류 IEE의 크기는 Load RTD(111)의 피크 전류 (Ipeak2), Driver RTD(112) 의 피크 전류(Ipeak1)를 고려하여 다음의 수식을 만족하도록 정해진다.
Figure 112004060611002-pat00001
Ipeak1 + IEE > Ipeak2
IEE < Ipeak2
이하부터는 CML 게이트와 MOBILE회로 구성을 이용한 non-inverted return-to-zero D flip-flop에 대해서 동작원리를 설명하기로 한다.
먼저 CML 게이트로 구성한 입력 드라이빙 회로에 대해서 설명한다.
도 7은 CML 게이트에서의 입력 전압에 따른 전류 특성을 나타낸다. 입력 전압의 크기가 기준 전압(VREF) 보다 0.2 V이상 작은 로직 'LOW' 상태일 때, CML 게이트 중 HBT(113) 의 콜렉터로는 전류가 흐르지 않다가, 입력 전압의 크기가 커짐에 따라 흐르는 전류가 증가한다. 입력 전압의 크기가 기준 전압(VREF)보다 0.2 V 이상 커지는 시점인 로직 'HIGH' 상태 이상에서는 HBT(113)에 흐르는 전류는 전류원(141)의 전류 크기 IEE 로 일정하게 유지된다. 반면 기준 전압(VREF)이 베이스에 인가되는 HBT(114) 의 콜렉터 에는 IEE 의 크기로 전류가 흐르다가 입력전압의 크기가 커질수록 흐르는 전류는 크기는 감소하다가 어느 이상이 되면 전류가 흐르지 않는다. HBT 113 과 114로 흐르는 전류의 합은 전류원 IEE의 크기로 일정하고 입력전압과 기준 전압(VREF)의 대소 관계에 따라 흐르는 전류가 스위칭 되어 113 또는 114를 통해 흐르는 원리이다.
이상의 설명에서 입력전압이 커져도 한 트랜지스터에 흐르는 전류는 IEE로 일정하며 트랜지스터의 턴-온전압과 관계 없이 기준 전압(VREF)과 비교한 입력 전압의 크기에 따라 전류가 스위칭되는 특성을 가진다. 스위칭되는 전류의 크기는 입력전압의 세밀한 조정 없이 전류원 IEE로 결정된다. 이러한 특성으로 인해 입력 전압으로 기준 전압(VREF)에 비해 0.2 V 이상의 높거나 낮은 전압을 정확한 전압 조정 없이 인가하면 되기 때문에 기존 MOBILE의 단점이었던 입력 전압 조정의 어려움을 해결할 수 있다.
또한 CML 게이트의 HBT(113,114)들이 액티브 영역에서 동작하기 때문에, HBT가 빠른 속도로 스위칭하는 장점을 가진다.
도 8에서는 CML 입력 드라이빙 회로를 사용한 MOBILE의 동작에 대해 설명한다. 클럭 전압이 'LOW' 상태 일 때는 안정점은 로직 'LOW' 에서 한 곳이며, 클럭 전압이 RTD의 피크 전압(VP)의 2배 이상의 'HIGH'상태로 변할 때, 안점점은 로직 'HIGH' 와 로직 'LOW' 두 곳이며, 어느 곳으로 출력전압이 변할지는 입력 단으로 빠져 나가는 전류의 양에 따라 결정된다. 즉 입력전압이 로직 'LOW '일 때는 출력 단(133)과 콜렉터가 연결 되어있는 HBT(114)에서, 전류 IEE 가 흐르고 출력단과 연결되어 있지 않는 HBT(113)로는 전류가 흐르지 않는다. 그 결과 load RTD(111)의 피크 전류가 driver RTD(112)의 피크 전류와 HBT(114)으로 흐르는 콜렉터 전류의 합보다 더 작기 때문에 클럭 전압이 HIGH로 변할 때 출력 전압은 로직 'LOW'로 이동한다. 이와 반대로 입력 전압이 로직 'HIGH' 일 때는 출력 단(133)와 콜렉터 가 연결 되어 있는 HBT(114)에서 전류가 흐르지 않고 출력단과 연결되어 있지 않는 HBT(113)로 전류 IEE가 흐른다. 그 결과 Load RTD(111)의 피크 전류가 driver RTD(112)의 피크 전류와 HBT(114)으로 흐르는 콜렉터 전류의 합보다 더 크기 때문에 클럭이 'HIGH'로 변할 때 출력 전압은 로직 'HIGH'로 이동한다. 출력전압의 상태 변화는 클럭 전압이 로직 'LOW' 에서 로직 'HIGH'로 바뀔 때, 또는 로직 'HIGH' 에서 로직 'LOW'로 바뀔 때만 이루어지며, 클럭 전압이 변하지 않을 때는 입력 전압이 바뀌어도 출력전압은 바뀌지 않는다. 즉 클럭 전압이 'LOW' 상태에서 'HIGH' 상태로 바뀔 때, 입력 전압이 로직 'HIGH' 이면 출력 전압도 로직 'HIGH'로 바뀌며, 입력이 로직 'LOW 일 때는 출력 전압이 로직 'LOW'를 유지 하게 되며, 클럭 전압이 'HIGH' 에서 'LOW'로 변할 때 에는 출력 전압은 언제나 로직 'LOW'가 되는 non-inverted return-to-zero D flip-flop 동작을 한다.
도 9는 non-inverted return-to-zero D flip-flop 의 구성에서 입력 단자와 출력 단자의 위치를 서로 바꾼 것으로 inverted return-to-zero D flip-flop 동작을 하며 동작원리는 입력 전압이 로직 'HIGH' 일 때 출력 단자와 연결되어 있는 HBT(114)로 전류 IEE가 흐르고 입력 전압이 로직 'LOW' 일 때 출력 단자와 연결되어 있지 않은 HBT(113)으로 전류 IEE 가 흘러 입력이 로직 'HIGH' 일 때 출력이 로직 'LOW' 가 되고 입력이 로직 'LOW'일 때 출력이 로직 'HIGH가 되는 inverted return-to-zero D flip-flop 동작을 하게 된다.
도 10은 기준 전압(VREF) 대신 차등 전압신호가 들어오는 MOBILE 구성을 나타낸다. 이러한 구성은 기존의 CML, ECL등의 로직 출력이 MOBILE에 입력으로 들어올 수 있어 터넬링 다이오드 기반 로직 회로인 MOBILE과 conventional 회로(ECL, CML, SCFL 등)와의 호환성을 높여 준다.
도 11은 return-to-zero D flip-flop이 캐스케이드(cascade)로 연결된 구성을 보여준다. 이 때 두 번째 단의 클럭 전압은 첫 번째 단의 클럭 전압에 딜레이(delay)를 두어 가하도록 하여 출력 전압이 차례로 다음 단으로 전달되게 구성한다. 기준 전압을 출력 전압의 중간값으로 정하면 추가적인 소자 없이 MOBILE의 출력을 다음 단의 입력으로 연결 할 수 있다.
도 12a는 CML 게이트를 이용하여 구성한 OR 게이트의 회로 구성을 나타낸다. 기본 return-to-zero D flip-flop 구성에서 출력 단자와 연결되어 있지 않는 트랜지스터(113)에 병렬로 콜렉터와 에미터를 공유하여 트랜지스터(116)를 연결한다. 이러한 구성에서 입력 단자는 121,123 두 개를 가진다. 입력 단자121, 123 에 인가되는 전압중 하나 이상이 기준전압(VREF) 보다 높아지면 트랜지스터 114 는 turn-off 되어 전류가 흐르지 않게 된다. 또 입력 단자121,123 두 개 전부의 전압이 VREF 보다 작을 때에는 트랜지스터 114에 전류 IEE가 흐른다. 출력 쪽과 연결된 트랜지스터(114)에 흐르는 전류와 driver RTD(112) 의 피크 전류의 합과, load RTD(111)의 피크 전류와의 차이에서 출력 전압이 정해지는데 이 경우에서는 입력단자에 인가되는 전압 중 하나의 전압만이라도 로직 'HIGH' 상태가 되면 트랜지스터 114에 흐르는 전류가 없기 때문에, 출력 전압은 로직 'HIGH' 로 정해지며 입력단자에 인가되는 전압이 모두 로직 'LOW' 일 때 트랜지스터 114에 IEE의 전류가 흐르기 때문에 출력 전압은 로직 'LOW'가 된다. 즉 이 회로는 return-to-zero OR 게이트로 동작한다.
도12b 는 return-to-zero NOR 게이트의 구성을 나타내며 return-to-zero OR 게이트 에서 추가된 트랜지스터(116)의 위치를 출력 단자(133)와 연결되게 바꾸고 입력 단자 123과 121을 트랜지스터 116,114의 베이스에 기준 전압 단자(122)를 트랜지스터 113의 베이스에 연결함으로써 구현된다. 입력 단자 121, 123중 하나 이상의 전압이 VREF 보다 높아지면 트랜지스터 114 또는 116이 turn-on 되어 전류 IEE가 흐르게 되고, 입력 단자121,123 두 개 전부의 전압이 VREF 보다 작을 때에는 트랜지스터 114와 116은 는 turn-off 되어 전류가 흐르지 않는다. 출력쪽과 연결된 트랜지스터(114,116)에 흐르는 전류와 driver RTD(112) 의 피크 전류의 합과, load RTD(111)의 피크 전류와의 차이에서 출력 전압이 정해지는데 이 경우에서는 입력단자에 가해지는 전압 중 하나의 전압만이라도 로직 'HIGH' 상태가 되면 출력 전압은 로직 'LOW'가 되며 두 입력단자에 가해지는 전압이 모두 로직 'LOW'일 때 출력 전압은 로직 'HIGH' 가 된다. 즉 이 회로는 return-to-zero NOR 게이트로 동작한다.
도 13은 도 6의 트랜지스터 113의 콜렉터에 터넬링 다이오드 111과 112의 구성과 같은 MOBILE 구성을 연결함으로써 입력전압에 대해 동시에 입력전압에 대해 같은 출력이 나오는 출력 전압(133)과 입력전압에 대해 인버팅된 신호가 나오는 출력전압(134)이 나오는 형태이다. 입력전압(VIN)에 기준 전압 (VREF) 보다 높은 로직 'HIGH'가 인가될 때, 트랜지스터 113을 통해 흐르는 전류는 IEE가 되고 트랜지스터 114를 통해 흐르는 전류는 0 이 되어, 앞서 설명한 return-to-zero D Flip-Flop 동작과 같이 인버팅된 출력 전압 (V OUT )는 로직 'LOW', 출력 전압 (VOUT)은 로직 'HIGH'가 된다. 반대로 입력 전압(VIN)에 기준 전압(VREF)보다 낮은 로직 'LOW'가 인가되면 앞서 설명한 입력 전압 (VIN)이 기준 전압(VREF) 보다 높은 경우와 반대로 인버팅된 출력 전압 ( V OUT )은 로직 'HIGH', 출력 전압(VOUT)은 로직 'LOW'가 된다. 이와 같은 동작은 하나의 입력 신호로 동시에 차등된 두 개의 출력을 얻을 수 있는 회로 구성으로 기존의 conventional ECL, SCFL, CML 형태의 회로구성과 호환성을 가질 수 있으며, 회로의 복잡도를 획기적으로 줄일 수 있는 회로이다.
도 14는 도 6의 트랜지스터 115를 포토 트랜지스터(117)로 대체 한 구성이다. 포토 트랜지스터(117)에 입사하는 빛의 크기에 따라 트랜지스터 114에 흐르는 전류의 크기가 스위칭 된다. 빛의 세기가 전류 IEE를 스위칭 할 정도로 포토 트랜지스터(117)에 크게 입사 될 때 트랜지스터 (114)에는 전류가 흐르지 않게 되고, 빛이 포토 트랜지스터(117)에 입사하지 않을 때에는트랜지스터 (114)에 전류 IEE 가 흐르게 된다. 앞서 설명한 non-inverted return-to-zero D flip-flop 과 같은 원리로 이 회로는 빛의 신호가 입사될 출력 전압이 로직 'HIGH' 가 되는 optical non-inverted return-to-zero D flip- flop으로 동작한다. 이와 마찬가지 원리로 위에서 설명한 inverted D flip-flop, return-to-zero OR 게이트, return-to-zero NOR, 에서 입력 트랜지스터를 포토 트랜지스터(117)로 대체하여 optical inverted D flip-flop, optical return-to-zero OR gate, optical return-to-zero NOR를 구성한다.
이상에서 설명한 바와 같이 이번 발명은 Digital 로직 게이트로서 여러 장점을 제공한다. 첫 번째로 기존 MOBILE 에서 문제가 되었던 입력 전압의 조절 문제를 해결한다. 기존 발명은 입력전압의 증가에 따라 트랜지스터(115)에 흐르는 전류가 급격하게 증가하여 앞서 언급하였던 문제(전압의 정확한 조정이 안 되면 flip-flop 동작 실패)가 발생하지만 이번 발명에서는 CML 게이트를 이용하여 출력단자에서 입력 드라이빙 회로로 빠져 나가는 최대 전류가 IEE 결정된다. 그렇기 때문에 기존의 MOBILE 방식에서처럼 device의 무작위한 특성에 맞추어서 입력 전압을 정확하게 맞출 필요가 없다. 두 번째로 CML 게이트를 입력 드라이빙 회로로 이용함으로써 기존의 (CML, ECL, SCFL 등) 로직 게이트와의 호환성을 높였으며 기준 전압(VREF)을 조정함으로써 로직 회로의 출력이 다음 단의 로직 회로의 입력으로 추가적인 소자 없이 인가할 수 있게 하여 시퀀셜(sequential) 하게 신호처리를 하는 로직 회로를 구성할 수 있게 하였다. 세 번째로 CML 게이트의 트랜지스터들이 최대 반응 속도로 동작하는 바이어스 조건에서 동작하기 때문에 회로의 전체 속도가 향상된다. 네 번째로 CML 게이트의 스위칭 특성을 이용하여 다양한 기능을 구현할 수 있다. 즉 입력 단자를 바꿈으로써 inverted return-to-zero D flip-flop 과 non-Inverted return-to-zero D flip-flop 을 구현할 수 있으며 트랜지스터를 하나 더 추가함으로 return-to-zero OR gate와 return-to-zero NOR gate를 구현하는 효과를 가진다. 다섯번째로 입력 단자의 트랜지스터에 동일한 직렬연결 tunneling 회로를 각각 연결함으로써, 하나의 입력으로 동시에 차등된 출력 전압을 얻을 수 있어 회로의 복잡도를 줄이고, 기존의 회로 구성 (ECL, SCFL, CML)과 호환성을 높일 수 있게 하였다. 여섯 번째로 입력 트랜지스터를 포토 트랜지스터로 대체 하여 빛의 신호를 처리하는 optical non-inverted return-to-zero, D flip-flop optical inverted return-to-zero D flip-flop, optical return-to-zero OR gate, optical return-to-zero NOR의 초고속 옵티컬 로직 게이트를 구현하는 효과가 있다.

Claims (8)

  1. 입력 드라이빙 회로를 포함하는 MOBILE(Monostable Bistable Transition Logic Element) 회로에 있어서,
    CML(Current Mode Logic) 타입 게이트로 구성된 상기 입력 드라이빙 회로와,
    입력 전압에 따라 출력에서 상기 입력 드라이빙 회로로 빠져 나가게 되는 최대 전류의 크기가 일정한 값으로 제한되도록 구성한 전류원을 포함하는 CML 타입 입력 드라이빙 회로구성과 MOBILE를 이용한 터넬링 다이오드 로직(Tunneling Diode Logic) 회로.
  2. 청구항 1에 있어서,
    상기 CML 게이트를 구성하는 트랜지스터가 액티브(saturation for FET) 영역에서 동작되도록 하는 것을 특징으로 하는 CML 타입 입력 드라이빙 회로구성과 MOBILE를 이용한 터넬링 다이오드 로직(Tunneling Diode Logic) 회로.
  3. 청구항 1에 있어서,
    상기 CML 게이트의 두의 베이스 단자 중 하나를 입력 단자로, 다른 하나를 기준 전압 단자(VREF)로 놓아 각 단자의 위치에 따라 non-inverted return-to -zero D flip-flop, 또는 inverted return-to-zero D flip-flop 동작을 하는 것을 특징으로 하는 CML 타입 입력 드라이빙 회로구성과 MOBILE를 이용한 터넬링 다이오드 로직(Tunneling Diode Logic) 회로.
  4. 청구항 1에 있어서,
    상기 CML 게이트의 두의 베이스 단자 중 한 단자를 입력 단자, 다른 한 단자를 입력신호의 보충(complementary)신호가 들어가게 하여 non-inverted return-to-zero D flip-flop 또는 inverted return-to-zero D flip-flop 동작을 하는 것을 특징으로 하는 CML 타입 입력 드라이빙 회로구성과 MOBILE를 이용한 터넬링 다이오드 로직(Tunneling Diode Logic) 회로.
  5. 청구항 1에 있어서,
    기준 전압을 출력 전압이 나오는 값의 범위의 중간 값으로 정하고, 출력 전압의 로직 'LOW' 상태 값은 입력 전압의 로직 'LOW' 상태 값보다 같거나 작고, 출력전압의 로직 'HIGH' 상태 값은 입력 전압의 로직 'HIGH' 상태 보다 같거나 커서 첫째 단 회로의 출력이 다음 단 회로의 입력으로 인가될 수 있도록 하는 것을 특징으로 하는 CML 타입 입력 드라이빙 회로구성과 MOBILE를 이용한 터넬링 다이오드 로직(Tunneling Diode Logic) 회로.
  6. 청구항 1에 있어서,
    상기 입력 드라이빙 회로로 CML 게이트 구성시 입력 트랜지스터로 병렬 (parallel)의 입력 트랜지스터를 사용하여 return-to-zero NOR/OR 의 동작을 하는 것을 특징으로 하는 CML 타입 입력 드라이빙 회로구성과 MOBILE를 이용한 터넬링 다이오드 로직(Tunneling Diode Logic) 회로.
  7. 청구항 1에 있어서,
    상기 입력 드라이빙 회로로 CML 게이트 구성시, CML 게이트의 두 개의 트랜지스터 콜렉터에 직렬 연결 터넬링 다이오드 회로를 각각 연결하여 하나의 입력 신호로 동시에 차등 출력 전압을 발생할 수 있도록 하는 것을 특징으로 하는 CML 타입 입력 드라이빙 회로구성과 MOBILE를 이용한 터넬링 다이오드 로직(Tunneling Diode Logic) 회로.
  8. 청구항 1, 청구항 2, 청구항 3, 청구항 6 또는 청구항 7 중 어느 한 항에 있어서,
    상기 CML 게이트 의 한 입력 트랜지스터를 포토 트랜지스터로 구성하고 빛 신호에 따라 트랜지스터에 흐르는 전류가 변화되어 출력 전압이 결정되는 optical non-inverted return-to-zero D flip-flop, optical non-inverted return-to-zero D flip-flop, optical inverted return-to-zero D flip-flop 또는 optical return-to-zero OR gate, optical return-to-zero NOR 게이트로 동작하도록 하는 것을 특징으로 하는 CML 타입 입력 드라이빙 회로구성과 MOBILE를 이용한 터넬링 다이오드 로직(Tunneling Diode Logic) 회로.
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