KR101083756B1 - 씨엠엘 듀얼 에지 트리거 샘플링 회로 및 플립-플롭 회로 - Google Patents

씨엠엘 듀얼 에지 트리거 샘플링 회로 및 플립-플롭 회로 Download PDF

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Abstract

CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로는 전류원(current source), 전류 싱크(current sink), 출력 신호를 생성하는 출력 노드, 상기 전류원에 직렬로 연결되고 입력 신호에 따라 상기 전류원으로부터 출력되는 전류의 개폐를 제어하여 상기 출력 신호의 변화에 관계없이 일정한 전류를 상기 출력 노드에 흘리는 트랜지스터부 및 상기 출력 노드의 전류를 상기 전류 싱크로 흘리는 부하부를 포함하고, 상기 출력 노드는 상기 트랜지스터부와 상기 부하부 사이에 위치하는 입출력부 및 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함한다.

Description

씨엠엘 듀얼 에지 트리거 샘플링 회로 및 플립-플롭 회로{Current Mode Logic DUAL EDGE TRIGGERED SAMMPLING CIRCUIT AND FLIP-FLOP CIRCUIT}
개시된 기술은 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로 및 플립-플롭 회로에 관한 것이다.
샘플링 회로는 클록 신호의 클록을 기초로 샘플링 연산을 수행한다. 예를 들어, 에지 트리거(edge triggered) 샘플링 회로는 클록 신호의 에지가 검출되는 경우에 입력 신호를 샘플링할 수 있다. 샘플링 연산이 빠를수록 더 많은 데이터를 처리할 수 있다. 따라서, 데이터 처리량을 증가시키거나 또는 데이터 처리 속도를 향상시키기 위해서는 샘플링 회로의 샘플링 연산 능력을 향상시켜야 한다.
실시예들 중에서, CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로는 전류원(current source), 전류 싱크(current sink), 출력 신호를 생성하는 출력 노드, 상기 전류원에 직렬로 연결되고 입력 신호에 따라 상기 전류원으로부터 출력되는 전류의 개폐를 제어하여 상기 출력 신호의 변화에 관계없이 일정한 전류를 상기 출력 노드에 흘리는 트랜지스터부 및 상기 출력 노드의 전류를 상기 전류 싱크로 흘리는 부하부를 포함하고, 상기 출력 노드는 상기 트랜지스터부와 상기 부하부 사이에 위치하는 입출력부 및 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함한다.
실시예들 중에서, CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로는 전류원(current source), 전류 싱크(current sink), 상기 전류원과 직렬로 연결된 제1 트랜지스터, 상기 제1 트랜지스터와 직렬로 연결된 제1 부하, 상기 제1 트랜지스터와 상기 제1 부하 사이에서 제1 출력 신호를 생성하는 제1 출력 노드, 상기 전류원과 직렬로 연결된 제2 트랜지스터, 상기 제2 트랜지스터와 직렬로 연결된 제2 부하 및 상기 제2 트랜지스터와 상기 제2 부하 사이에서 제2 출력 신호를 생성하는 제2 출력 노드를 포함하고, 상기 제1 부하와 상기 제2 부하는 상기 전류 싱크와 직렬로 연결되는 입출력부 및 제1 클록 신호를 입력받는 제1 RTD, 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받는 제2 RTD 및 상기 제1 RTD와 상기 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE부와 상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 상기 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함한다.
실시예들 중에서, 디 플립플롭은 입력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로 및 상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 SR 래치를 포함하고, 상기 샘플링 회로는 전류원(current source), 전류 싱크(current sink), 출력 신호를 생성하는 출력 노드, 상기 전류원에 직렬로 연결되고 입력 신호에 따라 상기 전류원으로부터 출력되는 전류의 개폐를 제어하여 상기 출력 신호의 변화에 관계없이 일정한 전류를 상기 출력 노드에 흘리는 제1 트랜지스터부 및 상기 출력 노드의 전류를 상기 전류 싱크로 흘리는 부하부를 포함하고, 상기 출력 노드는 상기 제1 트랜지스터부와 상기 부하부 사이에 위치하는 입출력부 및 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함한다.
도 1은 RTD의 DC I-V 커브를 나타내는 도면이다.
도 2는 도 1의 RTD를 포함하는 SMOBILE을 설명하기 위한 도면이다.
도 3은 개시된 기술의 일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로를 설명하기 위한 도면이다.
도 4는 개시된 기술의 일 실시예에 따른 SR 래치를 설명하기 위한 도면이다.
도 5는 도 4의 SR 래치에서 출력 노드의 전압과 RTD 및 트랜지스터에 흐르는 전류의 부하 그림(Load Diagram)을 나타내는 도면이다.
도 6은 도 4의 SR 래치의 동작을 설명하기 위한 타이밍(timing)도이다.
도 7은 개시된 기술의 다른 일 실시예에 따른 SR 래치를 설명하기 위한 도면이다.
도 8은 개시된 기술의 디 플립플롭(D Flip-Flop)을 설명하기 위한 도면이다.
도 9는 도 8의 디 플립플롭의 동작을 설명하기 위한 타이밍도이다.
개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 또는 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c, ...)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
개시된 기술은 BJT, HBT 및 FET를 비롯한 모든 3단자 트랜지스터와 부성 미분 저항 특성을 갖는 모든 다이오드에 적용될 수 있다. 이하에서는 BJT와 상온에서도 낮은 peak 전압과 높은 PVCR(Peak-to-Valley Current Ratio)을 가지는 InP 기반의 RTD(Resonant Tunneling Diode)를 기준으로 설명한다.
도 1은 RTD의 DC I-V 커브를 나타내는 도면이다.
도 1에서, RTD(Resonant Tunneling Diode)는 저전압에서 부성 미분 저항(NDR, Negative Differential Resistance) 특성을 가지는 다이오드이다. RTD는 0V를 기준으로 RTD에 인가되는 전압이 증가함에 따라 전류도 증가한다. 그러나 RTD에 인가되는 전압이 피크 전압(Vp) 이상으로 증가하는 경우에는 전류가 감소한다. 즉, RTD는 부성 저항의 특성을 가진다.
RTD의 DC I-V 커브는 원점을 기준으로 대칭적인 형태로 표현된다. 원점을 기준으로 오른쪽은 RTD에 양의 전압을 가하는 경우의 DC I-V 커브를 나타내며, 원점을 기준으로 왼쪽은 RTD에 음의 전압을 가하는 경우의 DC I-V 커브를 나타낸다. RTD는 양의 전압을 가하는 경우와 음의 전압을 가하는 경우에 대하여 각각 부성 미분 저항(NDR) 영역이 존재하며 부성 미분 저항 영역 이전에 각각 피크 전류가 나타나는 피크 전압(Vp) 지점(101, 102)이 존재한다. 또한, RTD는 부성 미분 저항 영역 이후에 각각 밸리 전류(valley current)가 나타나는 밸리 전압 지점(103, 104)이 존재한다.
도 2는 도 1의 RTD를 포함하는 SMOBILE을 설명하기 위한 도면이다.
도 2를 참조하면, SMOBILE(Symmetric MOnostable BIstable transition Logic Element)은 제1 RTD(210), 제2 RTD(220) 및 제1 RTD(210)와 제2 RTD(220) 사이에 있는 RTD 노드(230)를 포함한다.
SMOBILE은 직렬로 연결된 제1 RTD(210)와 제2 RTD(220)를 포함하고, 제1 RTD(210)를 통해 제1 클록 신호를 입력받으며 제2 RTD(220)를 통해 제2 클록 신호를 입력받는다. 제2 클록 신호는 제1 클록 신호의 위상을 180도 반전시킨 반전 신호에 상응한다. 제1 RTD(210)와 제2 RTD(220)의 피크 전류는 동일하다.
이하에서는 RTD를 포함하는 SMOBILE을 이용하여 듀얼 에지 트리거 샘플링 회로를 구현한다. 듀얼 에지 트리거 샘플링 회로는 클록 신호의 상승 에지와 하강 에지에서 출력 신호에 대하여 샘플링 연산을 수행할 수 있다.
도 3은 개시된 기술의 일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로를 설명하기 위한 도면이다.
도 3을 참조하면, CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로(300)는 전류원(current source)(310), 입출력부(320), RTD 네트워크부(330) 및 전류 싱크(current sink)(340)를 포함하고, 입출력부(320)는 제1 트랜지스터부(350), 부하부(360) 및 출력 노드(370)를 포함한다.
전류원(310)은 전류를 출력하고 입출력부(320)는 입력 신호에 따라 출력 신호를 생성한다. 제1 트랜지스터부(350)는 입력 신호를 수신하여 전류원(310)으로부터 생성되는 전류의 개폐를 제어하여 출력 신호의 변화에 관계없이 일정한 전류를 출력 노드(370)에 흘린다. 부하부(360)는 출력 노드(370)의 전류를 전류 싱크(340)에 흘린다. 출력 노드(370)는 제1 트랜지스터부(350)와 부하부(360) 사이에서 출력 신호를 생성한다.
제1 트랜지스터부(350)는 제1 입력 신호(Vin)를 입력받는 제1 트랜지스터(352)와 제2 입력 신호(Vref)를 입력받는 제2 트랜지스터(354)를 포함하고, 부하부(360)는 제1 트랜지스터(352)와 직렬로 연결된 제1 부하(362) 및 제2 트랜지스터(354)와 직렬로 연결된 제2 부하(364)를 포함한다. 제1 출력 노드(370a)는 제1 트랜지스터(352)와 제1 부하(362) 사이에서 제1 출력 신호(RESET)를 생성하고, 제2 출력 노드(370b)는 제2 트랜지스터(354)와 제2 부하(364) 사이에서 제2 출력 신호(SET)를 생성한다. 제1 부하(362)는 제1 출력 노드(370a)의 전류를 전류 싱크(340)로 흘리고, 제2 부하(364)는 제2 출력 노드(370b)의 전류를 전류 싱크(340)로 흘린다.
일 실시예에서, 제1 트랜지스터(352)와 제2 트랜지스터(354) 각각은 전류원(310)과 직렬로 연결되어 CML을 형성할 수 있다. 일 실시예에서, 제1 트랜지스터(352)와 제2 트랜지스터(354)는 P 타입 트랜지스터에 상응할 수 있다.
RTD 네트워크부(330)는 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 제1 및 제2 클록 신호들 각각의 제1 에지에서 출력 신호에 대하여 샘플링 연산을 수행한다. 일 실시예에서, 제1 에지는 상승 에지 또는 하강 에지에 상응할 수 있다. 예를 들어, 제1 에지가 상승 에지에 상응하는 경우에는 RTD 네트워크부(330)는 제1 클록 신호의 상승 에지와 제2 클록 신호의 상승 에지에서 샘플링 연산을 수행할 수 있다. 따라서, RTD 네트워크부(330)는 제1 클록 신호 또는 제2 클록 신호의 상승 및 하강 에지(듀얼 에지)에서 모두 샘플링 연산을 수행할 수 있다. 일 실시예에서, 제1 클록 신호와 제2 클록 신호의 전압의 크기는 RTD의 피크 전압(Vp)보다 크게 설정할 수 있다.
RTD 네트워크부(330)는 제1 클록 신호를 입력받는 제1 RTD(332), 제2 클록 신호를 입력받는 제2 RTD(334) 및 제1 RTD(332)와 제2 RTD(334) 사이에 있는 제1 RTD 노드(333)를 포함하는 제1 SMOBILE부와 제1 클록 신호를 입력받는 제3 RTD(336)와 제2 클록 신호를 입력받는 제4 RTD(338) 및 제3 RTD(336)와 제4 RTD(338) 사이에 있는 제2 RTD 노드(337)를 포함하는 제2 SMOBILE부를 포함한다. 일 실시예에서, 제1 SMOBILE부와 제2 SMOBILE부는 병렬로 연결될 수 있고, 제1 RTD 노드(333)와 제2 RTD 노드(337)는 출력 노드(360)와 연결될 수 있다.
입출력부(320)에 Logic '1'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제1 트랜지스터부(350)를 통해 제1 출력 노드(370a)로 흐르는 전류보다 작은 전류가 부하부(360)에 흐른다. 클록 신호가 상승 하거나 또는 하강하는 경우에는 RTD 네트워크부(330)는 출력 신호에 대하여 샘플링 연산을 수행하고 출력 노드(370)는 Logic '1'에 해당하는 출력 신호(또는, 전압)를 출력한다.
예를 들어, 제1 트랜지스터(352)에 Logic '1'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제1 트랜지스터(352)를 통해 제1 출력 노드(370a)로 흐르는 전류보다 작은 전류가 제1 출력 노드(370a)에서 제1 부하(362)로 흐른다. RTD 네트워크부(330)가 출력 신호에 대하여 샘플링 연산을 수행하는 경우에는 제1 출력 노드(370a)는 Logic '1'에 해당하는 출력 신호(또는, 전압)를 출력한다.
입출력부(320)에 Logic '0'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제1 트랜지스터부(350)를 통해 제1 출력 노드(370a)로 흐르는 전류보다 큰 전류가 부하부(360)에 흐른다. 클록 신호가 상승 하거나 하강하는 경우에는 RTD 네트워크부(330)는 출력 신호에 대하여 샘플링 연산을 수행하고, 출력 노드(370)는 Logic '0'에 해당하는 출력 신호(또는, 전압)를 출력한다.
예를 들어, 제1 트랜지스터(352)에 Logic '0'에 해당하는 입력 신호(또는, 전압)가 인가되는 경우에는 제1 트랜지스터(352)를 통해 제1 출력 노드(370a)에 흐르는 전류보다 큰 전류가 제1 출력 노드(370a)에서 제1 부하(362)로 흐른다. RTD 네트워크부(330)가 출력 신호에 대하여 샘플링 연산을 수행하는 경우에는 제1 출력 노드(370a)는 Logic '0'에 해당하는 출력 신호(또는, 전압)를 출력한다.
도 3의 CML 듀얼 에지 트리거 샘플링 회로(300)는 RZ(Return-to-Zero) 출력 신호를 출력한다. 초고속 광통신 시스템과 같은 데이터 처리 시스템에서는 주파수 대역을 증가시키기 위해서 NRZ(Non-Return-to-Zero) 신호를 사용하므로, 해당 시스템에서 CML 듀얼 에지 트리거 샘플링 회로(300)를 사용하기 위해서는 출력 신호를 NRZ 신호로 변환하여야 한다. 이하에서는 CML 듀얼 에지 트리거 샘플링 회로(300)의 RZ 출력 신호를 NRZ 신호로 변환하여 출력하는 디 플립플롭(D Flip-Flop)을 설명한다.
도 4는 개시된 기술의 일 실시예에 따른 SR 래치를 설명하기 위한 도면이다.
도 4를 참조하면, 제1 SR 래치(SET/RESET Latch)(400)는 RZ 출력 신호를 입력받는 제2 트랜지스터부(410), 제2 트랜지스터부(410)와 직렬로 연결된 제1 RTD부(420) 및 제2 트랜지스터부(410)와 제1 RTD부(420) 사이에서 NRZ 출력 신호를 생성하는 출력 노드(430)를 포함한다. 일 실시예에서, 제1 SR 래치(400)는 제2 트랜지스터부(410)와 직렬로 연결된 제1 DC 바이어스부(440)를 더 포함할 수 있다. 제1 DC 바이어스부(440)는 제1 SR 래치(400)의 DC 전압을 낮춘다.
SR 래치(400)는 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성한다. 제2 트랜지스터부(410)는 제3 트랜지스터(412)와 제4 트랜지스터(414)를 포함하고, 제1 RTD부(420)는 제5 RTD(422)와 제6 RTD(424)를 포함한다. 제5 RTD(422)와 제3 트랜지스터(412)는 직렬로 연결되고 제6 RTD(424)와 제4 트랜지스터(414)는 직렬로 연결된다. 제3 출력 노드(430a)는 제5 RTD(422)와 제3 트랜지스터(412) 사이에서 NRZ 출력 신호를 생성하고 제4 출력 노드(430b)는 제6 RTD(424)와 제4 트랜지스터(414) 사이에서 NRZ 출력 신호를 생성한다.
제3 트랜지스터(412)와 제4 트랜지스터(414)는 제1 DC 바이어스부(440)와 각각 직렬로 연결된다. 일 실시예에서, 제1 DC 바이어스부(440)의 전류값(IEE)을 2로 나눈 값(IEE/2)이 제5 RTD(422) 및 제6 RTD(424)의 밸리(Valley) 전류보다 작고, 제1 DC 바이어스부(440)의 전류값(IEE)이 제5 RTD(422) 및 제6 RTD(424)의 피크 전류(Ip)보다 크게 제1 DC 바이어스부(440)의 전류값(IEE)을 설정할 수 있다.
도 5는 도 4의 SR 래치에서 출력 노드의 전압과 RTD 및 트랜지스터에 흐르는 전류의 부하 그림(Load Diagram)을 나타내는 도면이다.
도 5를 참조하면, 도 5a는 제5 RTD(422)와 제3 트랜지스터(412) 사이의 제3 출력 노드(430a)에서 생성된 출력 신호(또는, 전압)와 제5 RTD(422) 및 제3 트랜지스터(412)에 흐르는 전류(ISET)의 부하 그림을 나타내는 도면이고, 도 5b는 제6 RTD(424)와 제4 트랜지스터(414) 사이의 제4 출력 노드(430b)에서 생성된 출력 신호(또는, 전압)와 제6 RTD(424) 및 제4 트랜지스터(414)에 흐르는 전류(IRESET)의 부하 그림을 나타내는 도면이다.
SR 래치(400)의 제3 트랜지스터(412)에 입력되는 제1 입력 신호(SET)와 제4 트랜지스터(414)에 입력되는 제2 입력 신호(RESET)는 RZ 신호이며, 제1 입력 신호(SET)와 제2 입력 신호(RESET)는 (SET, RESET) = {(LOW, LOW), (LOW, HIGH), (HIGH, LOW)} 3가지 중 하나의 상태를 가진다. 제2 트랜지스터부(410)는 제1 DC 바이어스부(440)와 직렬로 연결되어 CML을 형성하므로, 제3 트랜지스터(412)에 흐르는 전류(ISET)와 제4 트랜지스터(414)에 흐르는 전류(IRESET)의 합은 제1 DC 바이어스부(440)의 전류값(IEE)과 동일해야 한다. 표 1은 제1 입력 신호(SET)와 제2 입력 신호(RESET)의 상태에 따른 ISET와 IRESET의 값을 정리한 표이다.
Figure 112010036016269-pat00001
표 1을 참조하면, (SET, RESET) = (HIGH, LOW)일 경우에는 ISET = IEE, IRESET = 0이다. 따라서, 도 5a 및 도 5b를 참조하면, (SET, RESET) = (HIGH, LOW)일 경우에는 '1'의 상태에 상응하므로, 제3 출력 노드(430a)의 출력 신호(또는, 전압)(/Output)는 Logic '0'(또는, LOW)에 상응할 수 있고, 제4 출력 노드(430b)의 출력 신호(또는, 전압)(Output)는 Logic '1'(또는, HIGH)에 상응할 수 있다.
(SET, RESET) = (LOW, LOW)로 상태가 변경되는 경우에는 ISET = IRESET = IEE/2이다. 따라서, 도 5a 및 도 5b를 참조하면, (SET, RESET) = (LOW, LOW)로 상태가 변경되는 경우에는 '2'의 상태로 상태가 변경되므로 제3 출력 노드(430a)의 출력 신호(또는, 전압)(/Output)와 제4 출력 노드(430b)의 출력 신호(또는, 전압)(Output)는 이전의 상태를 유지한다. 즉, 제3 출력 노드(430a)의 출력 신호(또는, 전압)(/Output)와 제4 출력 노드(430b)의 출력 신호(또는, 전압)(Output)가 제로로 복귀하지 않는다.
(SET, RESET) = (LOW, HIGH)로 상태가 변경되는 경우에는 ISET = 0, IRESET = IEE이다. 따라서, 도 5a 및 도 5b를 참조하면, (SET, RESET) = (LOW, HIGH)로 상태가 변경되는 경우에는 '3'의 상태로 상태가 변경되므로 제3 출력 노드(430a)의 출력 신호(또는, 전압)(/Output)는 Logic '1'(또는, HIGH)에 상응할 수 있고, 제4 출력 노드(430b)의 출력 신호(또는, 전압)(Output)는 Logic '0'(또는, LOW)에 상응할 수 있다.
도 6은 도 4의 SR 래치의 동작을 설명하기 위한 타이밍(timing)도이다.
도 6을 참조하면, SR 래치(400)에 RZ 형태의 제1 입력 신호(SET =1011)와 제2 입력 신호(RESET = 0100)가 입력되는 경우에는 제3 출력 노드(430a)의 출력 신호(또는, 전압)(/Output)는 NRZ 형태의 '0100'이고, 제4 출력 노드(430b)의 출력 신호(또는, 전압)(Output)는 NRZ 형태의 '1011'인 것을 확인할 수 있다.
도 7은 개시된 기술의 다른 일 실시예에 따른 SR 래치를 설명하기 위한 도면이다.
도 7을 참조하면, 제2 SR 래치(700)는 RZ 출력 신호를 입력받는 제3 트랜지스터부(710), 제3 트랜지스터부(710)와 직렬로 연결된 제2 RTD부(720) 및 제3 트랜지스터부(710)와 제2 RTD부(720) 사이에서 NRZ 출력 신호를 생성하는 출력 노드(730)를 포함한다. 일 실시예에서, 제2 SR 래치(700)는 제3 트랜지스터부(710)와 직렬로 연결된 제2 DC 바이어스부(740)를 더 포함할 수 있다.
제3 트랜지스터부(710)는 제5 트랜지스터(712)와 제6 트랜지스터(714)를 포함하고, 제2 RTD부(720)는 제7 RTD(722)와 제8 RTD(724)를 포함한다. 제7 RTD(722)와 제5 트랜지스터(712)는 직렬로 연결되고 제8 RTD(724)와 제6 트랜지스터(714)는 직렬로 연결된다. 제5 출력 노드(730a)는 제7 RTD(722)와 제5 트랜지스터(712) 사이에서 NRZ 출력 신호를 생성하고 제8 출력 노드(730b)는 제8 RTD(724)와 제6 트랜지스터(714) 사이에서 NRZ 출력 신호를 생성한다.
제2 SR 래치(700)의 기능은 도 4의 제1 SR 래치(400)와 동일하다. 다만, 제2 SR 래치(700)의 제3 트랜지스터부(710)는 P 타입 트랜지스터를 포함하고, 제3 DC 바이어스부(740)의 전류가 제3 트랜지스터부(710)로 흐른다.
도 8은 개시된 기술의 디 플립플롭(D Flip-Flop)을 설명하기 위한 도면이다. 도 8을 참조하면, 도 8은 도 3의 CML 듀얼 에지 트리거 샘플링 회로(300)와 도 7의 제2 SR 래치(700)를 연결한 경우의 디 플립플롭이다.
CML 듀얼 에지 트리거 샘플링 회로(300)는 입력 신호를 기초로 RZ 출력 신호를 생성하고, 제2 SR 래치(700)는 CML 듀얼 에지 트리거 샘플링 회로(300)에서 출력된 RZ 출력 신호를 입력받아 NRZ 출력 신호를 생성한다.
도 9는 도 8의 디 플립플롭의 동작을 설명하기 위한 타이밍도이다.
도 9를 참조하면, SR 래치(700)에는 CML 듀얼 에지 트리거 샘플링 회로(300)에서 출력된 RZ 모드의 차동 출력 신호가 제1 입력 신호(SET)와 제2 입력 신호(RESET)로 입력된다. Logic '1'에 해당하는 신호(또는, 전압)가 제1 입력 신호(SET)로 입력되는 경우에는 제7 RTD(722)와 제5 트랜지스터(712)에는 HIGH에 상응하는 전류가 흘러 A의 위치에서 제5 출력 노드(730a)의 출력 신호(또는, 전압)가 결정된다. 이 때, RZ 신호에 해당하는 전류 HZ가 제1 입력 신호(SET)로 입력되면 B의 위치에서 제5 출력 노드(730a)의 출력 신호(또는, 전압)가 결정된다.
Logic '0'에 해당하는 신호(또는, 전압)이 제1 입력 신호(SET)로 입력되는 경우에는 제7 RTD(722)와 제5 트랜지스터(712)에는 LOW에 상응하는 전류가 흘러 D의 위치에서 제5 출력 노드(730a)의 출력 신호(또는, 전압)가 결정된다. 이 때, RZ 신호에 해당하는 전류 LZ가 제1 입력 신호(SET)로 입력되면 C의 위치에서 제5 출력 노드(730a)의 출력 신호(또는, 전압)가 결정된다. 즉, 디 플립플롭은 SR 래치 회로(400, 700)를 통해 CML 듀얼 에지 트리거 샘플링 회로(300)의 RZ 신호를 NRZ 신호로 변환할 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
일 실시예에 따른 CML 듀얼 에지 트리거 샘플링 회로는 노이즈를 줄일 수 있다. CML 듀얼 에지 트리거 샘플링 회로는 상하 및 좌우로 대칭 구조를 가지므로 동작 과정에서 발생할 수 있는 노이즈를 줄일 수 있다. 따라서, CML 듀얼 에지 트리거 샘플링 회로는 고주파수에서도 정확하고 신속하게 동작할 수 있다.
일 실시예에 따른 디 플립플롭은 고성능 데이터 처리 시스템에서 정확하고 신속하게 동작할 수 있다. 디 플립플롭은 NRZ 신호를 출력하므로 초고속 광통신 시스템과 같은 고성능 데이터 처리 시스템에도 사용될 수 있다.
상기에서는 개시된 기술의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 기술의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 개시된 기술을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 전류원(current source);
    전류 싱크(current sink);
    출력 신호를 생성하는 출력 노드, 상기 전류원에 직렬로 연결되고 입력 신호에 따라 상기 전류원으로부터 출력되는 전류의 개폐를 제어하여 상기 출력 신호의 변화에 관계없이 일정한 전류를 상기 출력 노드에 흘리는 트랜지스터부 및 상기 출력 노드의 전류를 상기 전류 싱크로 흘리는 부하부를 포함하고, 상기 출력 노드는 상기 트랜지스터부와 상기 부하부 사이에 위치하는 입출력부; 및
    제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함하고,
    상기 RTD 네트워크부는 상기 제1 클록 신호를 입력받는 제1 RTD, 상기 제2 클록 신호를 입력받는 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및
    상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로.
  2. 제1항에 있어서, 상기 트랜지스터부는
    제1 입력 신호를 입력받는 제1 트랜지스터 및 제2 입력 신호를 입력받는 제2 트랜지스터를 포함하고 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 전류원과 직렬로 연결되는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로.
  3. 제2항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P 타입 트랜지스터에 상응하는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 및 제2 SMOBILE부들은 병렬로 연결되는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로.
  6. 제5항에 있어서, 제1 RTD 노드와 제2 RTD 노드는
    상기 출력 노드와 연결된 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로.
  7. 입력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로; 및
    상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 SR 래치를 포함하고,
    상기 샘플링 회로는
    전류원(current source);
    전류 싱크(current sink);
    출력 신호를 생성하는 출력 노드, 상기 전류원에 직렬로 연결되고 입력 신호에 따라 상기 전류원으로부터 출력되는 전류의 개폐를 제어하여 상기 출력 신호의 변화에 관계없이 일정한 전류를 상기 출력 노드에 흘리는 제1 트랜지스터부 및 상기 출력 노드의 전류를 상기 전류 싱크로 흘리는 부하부를 포함하고, 상기 출력 노드는 상기 제1 트랜지스터부와 상기 부하부 사이에 위치하는 입출력부; 및
    제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함하고,
    상기 RTD 네트워크부는 상기 제1 클록 신호를 입력받는 제1 RTD, 상기 제2 클록 신호를 입력받는 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및
    상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 디 플립플롭.
  8. 제7항에 있어서, 상기 제1 트랜지스터부는
    제1 입력 신호를 입력받는 제1 트랜지스터 및 제2 입력 신호를 입력받는 제2 트랜지스터를 포함하고 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 전류원과 직렬로 연결되는 것을 특징으로 하는 디 플립플롭.
  9. 제8항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P 타입 트랜지스터에 상응하는 것을 특징으로 하는 디 플립플롭.
  10. 삭제
  11. 제7항에 있어서, 제1 RTD 노드와 제2 RTD 노드는 상기 출력 노드와 연결된 것을 특징으로 하는 디 플립플롭.
  12. 제7항에 있어서, 상기 SR 래치는
    상기 RZ 출력 신호를 입력받는 제2 트랜지스터부, 상기 제2 트랜지스터부와 직렬로 연결된 RTD부 및 상기 제2 트랜지스터부와 상기 RTD부 사이에서 상기 NRZ 출력 신호를 생성하는 출력 노드를 포함하는 것을 특징으로 하는 디 플립플롭.
  13. 제12항에 있어서, 상기 SR 래치는
    상기 제2 트랜지스터부와 직렬로 연결된 DC 바이어스부를 더 포함하여 DC 전압을 낮추는 것을 특징으로 하는 디 플립플롭.
  14. 전류원(current source);
    전류 싱크(current sink);
    상기 전류원과 직렬로 연결된 제1 트랜지스터, 상기 제1 트랜지스터와 직렬로 연결된 제1 부하, 상기 제1 트랜지스터와 상기 제1 부하 사이에서 제1 출력 신호를 생성하는 제1 출력 노드, 상기 전류원과 직렬로 연결된 제2 트랜지스터, 상기 제2 트랜지스터와 직렬로 연결된 제2 부하 및 상기 제2 트랜지스터와 상기 제2 부하 사이에서 제2 출력 신호를 생성하는 제2 출력 노드를 포함하고, 상기 제1 부하와 상기 제2 부하는 상기 전류 싱크와 직렬로 연결되는 입출력부; 및
    제1 클록 신호를 입력받는 제1 RTD, 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받는 제2 RTD 및 상기 제1 RTD와 상기 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE부와 상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 상기 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로.
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