JPH0216811A

JPH0216811A - 高速論理回路

Info

Publication number: JPH0216811A
Application number: JP1066427A
Authority: JP
Inventors: Pierre Mollier; ピエール・モリエール; Pascal Tannhof; パスカル・タノフ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-04-29
Filing date: 1989-03-20
Publication date: 1990-01-19
Anticipated expiration: 2011-09-11
Also published as: EP0339165A1; EP0339165B1; US4922135A; DE3854155T2; DE3854155D1; JP2534346B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、一般に高速論理回路に関し、具体的には速い
切換え速度で驚異的な出力駆動能力と非常に低い消費電
力を示す、プッシュ・プル出力バッファを含む新しいＧ
ａＡｓ　　ＭＥＳＦＥＴソース結合論理回路ファミリー
に関する。

Ｂ、従来技術これらの新しい回路は、高速ソース結合ＦＥＴ論理回路
（ＳＣＦＬ）（技術文献では電流モード論理回路（ＣＭ
Ｌ）とも呼ばれる）から誘導される。

従来のＣＭＬ／５ＣＦＬの例は以下に示す参照文献に示
されている。

参照文献１：シンイチ・カッ等「ソース結合ＦＥＴ論理
−ＧａＡｓ論理回路の新しい電流モード方式（Ａ　５ｏ
ｕｒｃｅ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ　−Ａ
　ＮｅｗＣｕｒｒｅｎｔ−Ｍｏｄｅ　Ａｐｐｒｏａｃｈ
　ｔｏ　ＧａＡｓ　Ｌｏｇｉｃｓ）　Ｊ　Ｎ　　ＩＥＥ
Ｅ電子デバイス紀要、Ｖｏ　１．ＥＤ−３２、Ｎｏ、８
．１９８５年６月。

参照文献２：カズキヨ・タカハシ等ｒＣＭＬＧａＡｓ　
　４Ｋｂ　　ＳＲＡＭＪ、１９８５年ＩＥＥＥ国際固体
回路会議、技術論文要約、ｐｐ、ｅ８−６９　（特に第
２図を参照）。

参照文献３：ハセガワ等［低消費電流ＧａＡｓプリスケ
ーラＩ　Ｃ（Ｌｏｗ　ｄｉｓｓｉｐａｔｉｏｎ　ｃｕｒ
ｒｅｎｔＧａＡｓ　ｐｒｅｓｃａｌｅｒ　ＩＣ）　Ｊ　
ＩＥｌｅｃｔｒｏｎｉｃｓ　Ｌｅｔｔｅｒｓ）１９８６
年２月２７日、Ｖｏ１、２２、Ｎ００５、ｐｐ、２５１
−２５２　（特に第２図を参照）。

従来のＳＣＦＬ回路は、バイポーラ・トランジスタの代
わりにＦＥＴデバイスを用いる点を除き、周知のエミッ
タ結合論理回路（Ｅ　ＣＬ）から誘導され、同様に動作
する。それらの回路は一般に、出力バッファ回路が大き
な出力電流を必要とする高速アプリケーションで使用さ
れる。ＳＣＦＬ回路によってもたらされる興味深い特色
は、ＥＣＬ回路と互換性があることである。そのため、
ＳＣＦＬ回路は、ＥＣＬ技術で製造した回路に直接接続
することができる。

第７図は、上記に引用した従来技術から構成される、代
表的な２重位相５ＣＦＬ回路を示す。回路またはゲート
１０は基本的に、差動増幅器ＤＡと２つのソース・フォ
ロア出力バッファ０ＢＩＩと０Ｂ１２から構成されてい
る。差動増幅器は、ノード１１の電流源とノード１２の
第１の供給電圧Ｖｌ（の間に結合された２つの分岐から
なるツリーを形成する。電流源はＦＥＴ　　ＴＩＯによ
って形成され、そのゲートとソースは、回路１０の動作
範囲全域にわたって線形負荷として機能するように短絡
されている。電流源はさらに第２の供給電圧Ｖ。に接続
されている。第１の分岐は、ＦＥＴＴｌ１を含み、その
ゲート電極は、抵抗器Ｒ２に直列接続された基準電圧Ｖ
ＲＥＦに接続されている。もう一方の分岐は、抵抗器Ｒ
１に直列接続されたＦＥＴ　　Ｔ１２を含む。論理入力
信号Ｅ１は、ＦＥＴ　　Ｔ１２の入力端子工１に入力さ
れる。抵抗器Ｒ１とＲ２の他端は、ノード１２で前記第
１の供給電圧Ｖ１□に接続される。回路１０は、ＦＥＴ
　　ＴｌｌとＴ１２がノード１１で接続されているので
、５ＣＦＬ技術に関するものである。ＦＥＴ　　Ｔ１１
とＴ１２は電流スイッチとして曇く。

差動増幅器の第１及び第２の出力信号Ｓ１と８２はそれ
ぞれ、前記抵抗器と電流スイッチの間のノード１３と１
４で取り出せる。前記ノード１３と１４は、第３及び第
４の供給電圧の間に並列に接続された２つのソース・フ
ォロア出力バッファ０Ｂ１１と０Ｂ１２の入力に接続さ
れる。通常、第７図に示すように、前記第３の供給電圧
は前記第１の供給電圧と同して、前記第４の供給電圧は
前記第２の供給電圧と同じである。第１のソース・フォ
ロア出力バッファ０ＢＩＩは、抵抗接続されたＦＥＴ　
　Ｔ１４によって負荷が加えられる能動ＦＥＴ　　Ｔ１
３を含む。一般的に言って、短絡されたソース・ゲー）
ＦＥＴの方が抵抗器よりも好ましい。同様に、第２のソ
ース・フォロア出力バッファ０Ｂ１２は、ＦＥＴ　　Ｔ
１５とＴ１８を含む。前記の各ソース・フォロア出力バ
ッファの入力は、能動ＦＥＴ　　Ｔ１３とＴ１５のゲー
ト電極である。

この２つのソース・フォロア出力バッファの組合せが、
出力回路ブロック１６を形成する。

論理入力信号Ｅ１が差動増幅器のＦＥＴ　　Ｔｉ２のゲ
ート電極に入力されると、電圧Ｅ１が、Ｔｌｌのゲート
電極に印加される固定基準電圧ＶＲＥＦと比較され、電
圧Ｅ１がＶ　ＲＥ　Ｆより高レベルまたは低レベルかど
うかに応じて、ＦＥＴ　　Ｔ１１とＴ１２のどちらか（
両方ではない）が、電流モードでオンになる。

上記に説明したように、差動増幅器ＤＡは、ノード１３
と１４でそれぞれ第１及び第２の出力信号Ｓｌと８２を
供給する。したがって、ＦＥＴ　Ｔ１３のゲート電極は
、「位相外れ」信号であるＳｌによって駆動され、ＦＥ
Ｔ　　Ｔ１５のゲート電極は「同位相」信号であるＳ２
によって駆動される。両信号は相補的で（Ｓ１＝８２）
、両信号間にゆがみがないことが注目される。言い替え
れば、信号Ｓ１と８２は完全に同期し同時的である。第
１及び第２の出力段は、信号を反転させずに動作するの
で、回路１０の第１及び第２の回路出力信号ＡとＢが、
第１及び第２の回路出力端子１７と１８で相補形て取り
出ぜる。これらの端子はそれぞれ、一方ではＦＥＴ　　
Ｔ１３とＴ１４の間の共通ノードと同じ電位にあり、他
方ではＦＥＴ　　Ｔ１５とＴ１６の間の共通ノードと同
じ電位にある。

回路１０によって実行される論理関数ＦはＩＮＶＥＲＴ
　（インバータ）であり、論理信号で表わすと、Ａ＝Ｓ
１＝Ｅ１及びＢ＝Ｓ２＝Ｅ１となる。

単一のＦＥＴ　　Ｔ１２を使用する限り、回路１０は１
つの回路出力端子」二のインバータとして働く。しかし
、通常はＩＮＶＥＲＴより複雑な論理関数Ｆが必要なの
で、追加のトランジスタをＦＥＴ　　Ｔ１２に並列また
は直列あるいはその両方に接続しなければならない。た
とえば、Ｔ１７とＴ１８の２つのＦＥＴをＦＥＴ　　Ｔ
１２に並列に接続して、それぞれ論理入力信号Ｅ２とＲ
３によって駆動させると、回路１０中に３方向ＯＲ／Ｎ
。

Ｒ機能を実施する論理ブロック１９が形成される。

第１図の回路は、エンハンスメント型（Ｅ）　及びデプ
リーション型（Ｄ）デバイスをもつＮ型のＦＥＴで実施
されている。

５ＣＦＬ回路は様々な方式で設計されているが、（１）
２つの相補形同時出力論理信号（８１及びＳ２と呼ぶ）
を供給する差動増幅器構造上、（２）それぞれ前記出力
論理信号によって駆動されるソース・フォロア出力バッ
ファ段の対とを組み合わせる点は、従来技術の５ＣＦＬ
のすべてのバージョンに共通である（たとえば、参照文
献２と３の第２図を参照のこと）。

各ソース・ツメロア出力バッファは、能動プル・アップ
・デバイス（たとえば、Ｔ１３）及び直列接続された受
動プル・ダウン・デバイス（たとえば、Ｔ１４）から構
成されるものと理解できることにも留意されたい。後者
のデバイスは受動負荷として動作する。能動プル・アッ
プ・デバイスＴ１３とＴ１５には、それぞれ回路出力端
子１７と１８で０１と０２によって表わされる重要な線
キャパシタンス（配線キャパシタンスとファン・アウト
・キャパシタンスを含む）が負荷される。両方のキャパ
シタンスＣ１とＣ２は基準電位、この例では接地電位Ｇ
ＮＤに接続される。

回路１０をシミュレートするのに使用されるキャパシタ
ンスＣ１とＣ２の通常の値は、０．１ないし４１）Ｆの
範囲で選択される。

最後に、トランジスタのサイズと抵抗器の値を調整する
ことは、動作電圧レベルと振幅を固定するために重要で
ある。特に、ＦＥＴ　Ｔｌｏの大きさ及び抵抗器Ｒ１と
Ｒ２の値は、その点でパラメータを決定する。標準Ｇａ
Ａｓ　　ＭＥＳＦＥＴ技術で代表的なパラメータを、下
記の表■に示す。

表Ｉ構成要素　　　　　　　　パラメータ　　　　値　　　
単位Ｔ　１０　　　　　　　　　　ＦＥＴサイズ　　　
１４．１　　　　ｕｍＴｌｌ　　　　　　　　　　　　
））　　　　　　　３４，２　　　　））Ｔ１３．　Ｔ
１５　　　　　　　　／／　　　　　　　３４．２　　
　　／／Ｔ１２．　Ｔ１７．　Ｔ１８　　　　／／　　
　　　　　１７．１　　　　／／Ｔ１４．ＴｌＢ　　　
　　　　　／／　　　　　　　１４．．１　　　／／Ｒ
１，Ｒ２抵　　抗　　　　　　１．７　　　　Ｋ−ｏｈ
ｍｖＤ　　　　　　　　　　　　電　　圧　　　　　−
〇、７　　　　ｖＶＨ／／　　　　　　　　１，４　　
　　／／ＶＲＥＦ　　　　　　　　　　　　　／／　　
　　　　　０．２６　　　　／／ＣＩ、　Ｃ２キャパシ
タンス　０．１〜／１．　　　Ｉ）ＦＥ１、　Ｒ２，Ｒ
３電圧の揺れ　　　５０−６５０　　　ｍＶこうした条
件下で、第７図の回路は、ＥＣＬ論理レベルと完全に互
換性があり、供給電圧、入力信号と出力信号のレベルが
同じである。

５ＣＦＬ論理技術は、非常に高速の切換えをもたらすの
で、広く使用されている。また転送特性の臨界レベルが
外部から印加される基準電圧ｖＲＥＦに等しいので、こ
の技術はＦＥＴのしきい値電圧にほとんど左右されない
。５ＣＦＬ回路は、金属半導体ＦＥＴ　（ＭＥＳＦＥＴ
）をＧａＡｓ基板と共に使用するとき、特に威力を発揮
する。

短チャンネルＧａＡｓ　　ＭＥＳＦＥＴなど十分に高い
相互コンダクタンスを持つデバイスと併用するとき、５
ＣＦＬ回路はバイポーラによるものよりも優れた速度機
能をもたらすことができるが、消費電力が高いという同
じ欠点がある。

第７図の回路は、各ソース・フォロア出力バッファ（た
とえば、０Ｂ１１）が、等価抵抗器Ｒとして俄く受動プ
ル・ダウン・デバイス、通常、ＦＥＴ（たとえば、Ｔ１
４）によって負荷を受ける能動プル・アップ・デバイス
から基本的に構成されるため、大量の電力を消費する。

このＦＥＴは、小さな抵抗をもつ大きなデバイスでなけ
ればならないので、ＡＣ状態では、キャパシタンス、た
とえば、ＣＩが信号の下向遷移時に迅速に放電できる。

同様の理由で、能動プル・アップ・デバイス、たとえば
Ｔ１３も大きなデバイスであり、キャパシタンスＣ１が
上向遷移中に迅速に充電される。

残念ながら、ＦＥＴ　　Ｔ１３がオンの静止状態では、
ＦＥＴ　　Ｔ１４がデプリーション型であるため、この
低い抵抗ＲがＶ）ｌとＶ。（負）の間に大きな直流シン
ク電流を生みだす。この電流は不必要である。また負供
給電圧■、の使用がＡＣ条件でキャパシタンスＣ１の放
電速度を下げることにも留意されたい。

この消費電力の大半は、出力容量性負荷Ｃ１と０２をＶ
Ｄに放電するために必要な出力シンク電流によるもので
ある。

さらに、シンク電流は受動負荷（たとえば、Ｔ１４）に
よって定まるので、出力ダウン・レベルは十分になもの
にならない。

最後に、第７図の回路も動作が非対称であるという欠点
をもつ。デバイスの立下り時間（Ｔｒａｚ）で測定され
た下向遷移は、立」−り時間（Ｔｒ＋ｓａ）で測定され
た上向遷移より遅い。この相違は、シンク電流が通常は
プル・アップ・デバイス（たとえば、Ｔ１３）から供給
される過渡電流より小さいことによる。というのは、そ
の直流電流値が電力消費によって制限されるからである
。

要約すると、従来技術の標準ソース・フォロア・バッフ
ァを回路出力に使用することによる重大な欠点は以下の
通りである。

ａ）キャパシタンス性負荷Ｃ１と０２をプル・ダウンさ
せるのに必要な大きな直流シンク電流が、大きな電力消
費を引き起こす。

ｂ）直流シンク電流は、ソース・フォロア出力バッファ
によって供給される電流からそれが差し引かれ、したが
って負荷キャパシタンスＣ１とＣ２を充電する電流を減
少させるので、上向遷移の速度を低下させる。

Ｃ）はとんどの場合、直流シンク電流を、プル・アップ
・デバイスがオフになるとき迅速なオフ時間を保証する
ほど大きくはない妥当な値に制限しなければならない。

その結果として、下向遷移は一般に、」１向遷移の１／
２または１／３の速さとなる。したがって、回路の応答
の均衡がくずれる。

しかし、この種の回路は、その高速な切換え時間だけで
なく、デバイスしきい値のばらつきに対する許容性が高
いことからも、高速アプリケーションにとって大いに望
ましい。

電力消費は高速アプリケーションで最も重要な限られた
要因なので、消費電力が小さくなった回路は、新しい超
高速集積回路（ＵＨ８Ｉ　Ｃ）の開発にとって必須であ
る。さらに、左右対称動作、すなわち、十分に均衡がと
れた上向及び下向遷移を示す回路をもつことも極めて望
ましい。したがって、これらの不都合な点をすべて除去
した改良された出力バッファが切に望まれている。

Ｃ１発明が解決しようとする問題点したがって、本発明の主目的は、改良型出力バッファ、
通常はＧａＡｓ　　ＭＥＳＦＥＴをもつ高速ＦＥＴ論理
回路を提供することである。

本発明の他の目的は、高容量性負荷条件のもとでも電力
散逸が小さくなった高速ＦＥＴ論理回路を提供すること
にある。

本発明の他の目的は、強力な出力駆動能力をもつ高速Ｆ
ＥＴ論理回路を提供することにある。

本発明の他の目的は、回路出力信号の上向遷移と下向遷
移の均衡がとれた高速ＦＥＴ論理回路を提供することに
ある。

本発明のさらに他の目的は、出力ダウン・レベルがより
良く定義された高速ＦＥＴ論理回路を提供することにあ
る。

Ｄ０問題点を解決するための手段上記の目的は本発明によって達成される。本発明の基本
原理によると、出力信号の両極性が差動増幅器の出力で
取り出せるだけでなく、「同位相」信号及び「位相外れ
」信号が、同じ構造の差動増幅器によって生成されるの
で完全に同時的であることも利用される。標準ソース・
フォロア出力バッファの対の代わりに、対応するプッシ
ュ・プル出力バッファの対が使用される。

各プッシュ・プル出力バッファは、能動プル・ダウン・
デバイスに直列接続された能動プル・アップ・デバイス
を含む。プル・アップ・デバイス及びプル・ダウン・デ
バイスは、互いにほぼ同時的で相補的である出力信号に
よって制御される。

その結果Ｎ　標準ソース・フォロア出力バッファ段の代
わりにプッシュ・プル出力バッファ段を使用するため、
上記の大きな直流シンク電流の大部分が大幅に減少し、
したがって対応する直流電力散逸がなくなり、プッシュ
・プル出力バッファの能動プル・アップＦＥＴのターン
・オン時及びターン・オフ時の遷移間の良好な均衡が回
復される。

Ｅ、実施例　　　　　　　φ 第１図に、本発明による論理回路、すなわち、プッシュ
・プル構成をもつ出力バッファを含む論理回路の一実施
例を示す。新しい回路２０、いわゆるＰＰ５ＣＦＬは、
第７図に示した通常の２重位相５ＣＦＬ回路１０から誘
導される。対応する部分には同じ番号をつけである。出
力論理ブロック１６は、それぞれノード１２と１５の第
３及び第４の供給電圧の間に接続されていることを銘記
されたい。第１図の実施例では、第３の供給電圧は前記
第１の供給電圧、すなわちＶｌ（と同じである。回路２
０には、新しいデバイスが追加されている。新しいデバ
イスは、それぞれ第７図のソース・フォロア出力バッフ
ァ０ＢＩＩと○Ｂ１２の受動負荷ＦＥＴ　　Ｔ１４及び
Ｔ１６に並列に追加された、能動プル・ダウンＦＥＴ　
　Ｔ２０とＴ２１から構成されている。本発明に大切な
ことは、修正された各出力バッファにとって、能動プル
・ダウンＦＥＴのゲート電極に入力される制御信号が、
対応する能動プル・アップＦＥＴのゲート電極に入力さ
れる信号と相補的でほぼ同時的であることである。言い
替えれば、回路２０の出力バッファは、ソース・フォロ
ア型ではなくプッシュ・プル型である。第１及び第２の
プッシュ・プル出力バッファは、第１図ではＰＰ２１と
ＰＰ２２で示されている。第１及び第２の回路出力信号
Ａ１とＢ１が、各出力端子２１と２２から取り出せる。

この好ましい実施例では、差動増幅器の両方の極性の出
力信号、すなわち、同位相信号及び位相外れ信号が、論
理関数Ｆを実行するツリーの出力信号で取り出せること
を利用するのが容易である。

これらの信号も同時的であり、その間にスキューはない
。したがって、同じ構造の差動増幅器は、相補的でかつ
同時的な出力信号をプッシュ・プル出力バッファに供給
するための論理ブロックとして優れた候補である。ラッ
チなど他の決定論理ブロックも適切である。最初のプッ
シュ・プル出力バッファＰＰ２１では、能動プル・アッ
プＦＥＴＴ１３のゲート電極が、第１の出力信号Ｓ１に
よって駆動され、したがって能動プル・ダウンＦＥＴＴ
２Ｏのゲート電極は、ノード１４のツリーの反対側で得
られる第２の出力信号Ｓ２またはそれと同位相で遅延の
ない所期の信号によって駆動される。第２の出力バッフ
ァＰＰ２２のプル・ダウンＦＥＴ　　Ｔ２１についても
、これと対称的な説明が適用される。したがって、相互
の間に顕著な遅延がないレベルの点で適切な同位相信号
及び位相外れ信号を生成することが重要である。たとえ
ば、第１の実施例では、２つの追加バッファ段、いわゆ
る中間バッファｌＢ２１とｌＢ２２が、差動増幅器出力
ノード１３と１４の間、及びプッシュ・プル出力バッフ
ァ段ＰＰ２１とＰＰ２２の間に導入されている。第１の
中間バッファ段ＩＢ１は、ソース・フォロア構成で接続
された受動ＦＥＴ　　Ｔ２３の負荷を受ける能動ＦＥＴ
　　Ｔ２２から構成される。第２の追加バッファ段はＦ
ＥＴＴ２４とＴ２５から構成され同じ構造である。

方ではバッファｌＢ２１とＰＰ２１の能動プル・アップ
ＦＥＴが、また他方ではＩ　Ｂ２２とＰＰ２２の能動プ
ル・アップＦＥＴがそれぞれ、信号Ｓ１と８２によって
制御管される。それぞれ中間出力ノード２３と２４で得
られる信号Ａ２とＢ２は、Ｓｌ及びＢ２と同位相信号な
ので、使用に適している。ｌＢ２１とＩ　Ｂ２２のソー
ス・フォロア構造により、Ａ２とＢ２は適切な電圧レベ
ルをもち、元の信号Ｓ１と８２に比べて遅延されてない
。たとえば、ノード２４て得られる信号Ｂ２は、出力バ
ッファＰＰ２１の能動プル・ダウンＦ　Ｅ　Ｔ　２０の
ゲート電極を駆動できるが、対応する能動プル・アップ
ＦＥＴ　　Ｔ１３はＳｌによって駆動される。

しかし、前記の中間バッファ段を導入したことの主な利
点は、ノード２３と２４の遷移が出力端子２１と２２の
容量性負荷Ｃ１とＣ２によって速度が低下することが回
避できることである。それらは、対になった出力バッフ
ァ段と同時に切り換わり、したがって後者で真のプッシ
ュ・プル効果が得られるという大きな利点ももっている
。２重プッシュ・プル動作は、第１図から明らかなよう
に、相互接続の典型的な交差結合の結果生じる。他の結
果として、受動型のプル・ダウン・デバイスＦＥＴ　　
Ｔ１４、Ｔ１６、Ｔ２３、Ｔ２５と能動型のプル・ダウ
ン・デバイスＦＥＴ　　Ｔ２０とＴ２１のどちらかが前
記第４の供給電圧に接続される。

その電圧はもはや供給電圧ＶＤではなく、接地ＧＮＤの
電位である。このわずかな変化が、電力散逸を減少させ
るという重要な効果をもち、また容量性負荷の放電を加
速させる。この回路実施例てＦＥＴ　　Ｔ１４とＴ１６
を保持する目的は、アップ・レベルでＴ１３とＴ１５の
電流を保証し、このアップ・レベルをより良く定義する
ためにすぎない。若干の性能の低下が許される場合は、
ＦＥＴ　　Ｔ１４とＴ１６を除去してもよい。

第１及び第２の回路論理出力信号Ａ１とＢ１は互いに相
補的であり、それぞれ出力ノード２１と２２で取り出せ
る。

したがって、ＦＥＴ　　Ｔ１３とＴ１５の直流電流は、
第７図の従来の回路の場合よりはるかに小さい。出力端
子２１と２２をプル・ダウンするのに必要な過渡電流は
すべてデバイスＴ２０とＴ２１から供給される。受動Ｆ
ＥＴ　　Ｔ１４とＴ１６を保持したとしても、直流消費
電力は大幅に減少する。

「位相外れ」信号によって駆動される中間バッファは、
好ましくは「同位相」信号によって駆動されるインバー
タに制御信号を供給し、相補信号を供給するのに使用さ
れる。これはインバータが望ましくない余分な遅延を導
入するからである。

しかし、かなりの性能低下が許される場合には、それら
を使用してもよい。その場合は、互いに相補的な２つの
論理信号Ｓ１と８２を供給する同じ構造の差動増幅器は
もはや必要ではない。単一の出力論理信号を供給する決
定論理プロ、ツクが適切である。

＝２１互いに同時的かつ相補的な２つの論理信号を供給するた
めに決定論理ブロックＤＡとして同じ構造の差動増幅器
を使用することは、５ＣＦＬ技術で推奨されている。し
かし、使用される技術または関連する応用分野に応じて
、ラッチなど相補的出力信号を供給する他の論理ブロッ
クも適切となる。最後に、出力バッファを含むどんな論
理回路で本発明を実施しても問題は生じず、十分なプッ
シュ・プル動作のためには適切な「同位相」信号及び「
位相外れ」信号を生成する決定論理ブロックを設けさえ
すればよいことに留意されたい。

第１図の２重位相ＰＰ５ＣＦＬ回路２０は、またＮＦＥ
Ｔで３方向ＯＲ／ＮＯＲ機能を実施するのにも使用でき
る。この回路を実施するために使用されるＦＥＴの形式
は、第１図から容易に導き出せる。

異なる供給電圧を提供する電源は、上記のようなシリコ
ン・バイポーラＥＣＬ回路で一般に使用される典型的な
値に等しくなるように選択されている。しかし、第１図
から明らかなように、電力散逸を最小にし概略回路を単
純にするため、信号レベルは、充電及び放電出力電流の
戻り経路がＶＨ＝＋１．４Ｖに接続または接地されたデ
／＜イスによって供給されるように調整されている。

第１図の回路は、シミュレートされ良好に機能すること
が検証されている。本発明に従って第１図の回路を得る
ことができる能動素子及び受動素子の特徴及び供給電圧
レベルを下記の表■に示す。

ＩＯＴ１３．Ｔ１５Ｔ１２．Ｔ１７．Ｔ１８Ｔ１４．Ｔ１６Ｔ２０．Ｔ２１Ｔ２２．Ｔ２４Ｔ２３．Ｔ２４Ｌ　　Ｒ２ＤＶ）ｌＲＥＦＣ１，Ｃ２表■ 抵　　抗電　　圧〃〃キャパシタンス】７．４２２．５１７．４２２．５８．７１．５一〇、７１．４０．２４０．１〜４Ｅ１、Ｂ２、Ｂ３のいずれかに印加される」−向遷移は
２つの効果をもつ。

ａ）外部線キャパシタンスＣ１の負荷を受ける端子２１
とは違って、回路２０の内部にあるため負荷の軽いノー
ド１３と２３での迅速な下向遷移であること。したがっ
て、ＦＥＴ　Ｔ２１は、デプリーション型の接地された
Ｆ　Ｅ　Ｔ　　Ｔ　２３　ニ、Ｊ：って迅速にオフに切
り換えられる。

ｂ）ノード１４と２４での迅速な」１向遷移。これらの
ノードは、ＦＥＴ　　Ｔ１５のゲート・ソース・ショッ
トキー・ダイオードがオンになるまでやはり負荷の軽い
内部ノードである。したがってＦＥＴ　　Ｔ２０は迅速
にオンに切り換えられる。

これらの２つの高速信号の相補的効果は、低直流電流要
件をもつ回路出力論理信号ＡＩとＢ１用の出力端子２１
と２２に、非常に高速で強力なプッシュ・プル駆動能力
を与える。第１図の回路では、ＦＥＴ　　Ｔ１４、Ｔ２
３、ＴＩＥ３及びＴ２５は、第７図の回路１０のＦＥＴ
　　Ｔ１４とＴ１６よりかなり小さい電流をもつ。

入力上の下向遷移にも同じ議論が適用される。

端子２２はＦＥＴ　　Ｔ２１によって強くプル・ダウン
され、端子２１はＦＥＴ　　Ｔ１３によって強くプル・
アップされる。

論理入力信号Ｅ１、Ｂ２、Ｂ３がダウン・レベルのとき
、ノード１３．２１．２３はアップ・レベルで、ノード
１４．２２．２４はダウン・レベルである。

シミュレートされた回路動作を第２図に示す。

第２図は、第１図に示した３方向ＯＲ／ＮＯＲ回路また
はゲートの代表的な波形を示す。曲線３０で表わされる
パルス（論理入力信号Ｅ１）が時間ｔｏでＦＥＴ　　Ｔ
１２のゲート電極に入力され、入力論理信号Ｅ２とＢ３
は低レベルにある。出力端子２１と２２の電位、すなわ
ち、回路出力信号Ａ１とＢ１はそれぞれ曲線３１と３２
で表わされる。第３図から明らかなように、回路出力信
号Ａ１とＢ１は、０．３５Ｖの値に関して互いにかなり
対称である。

共に２ｐＦの負荷をかけた場合の第７図の従来の５ＣＦ
Ｌ回路の出力波形と第１図の２重位相プッシュ・プル５
ＣＦＬ回路の出力波形を、第３図に示すが、本発明のプ
ッシュ・プル構成による速度と対称性の著しい改善が示
されている。

第２図と同じ仮定を用いると、ＦＥＴ　Ｔ１２のゲート
電極にパルスが印加され、ＦＥＴ　　Ｔ１７とＴ１８の
ゲート電極は低レベルに維持される。

論理入力信号Ｅ１は曲線４０て表わされている。

従来の５ＣＦＬ回路の出力ノード１６と１７の波形は、
それぞれ曲線４１と４２で表わされる。本発明のＰＰ５
ＣＦＬ回路の出力端子２１と２２の波形は、曲線４３と
４４で表わされる。

第３図から明らかなように、ＰＰ５ＣＦＬ回路は、標＄
　Ｓ　ＣＦ　Ｌ　Ｌ回路と比べると、より急速で均衡の
とれた下向遷移及び上向遷移を示す。

回路２０では全体的に、第７図の従来技術の回路１０の
様々な不都合な点がなくなっている。この回路は、両方
の極性の信号かノード１３と１４の差動増幅器の出力端
で論理機能を実行するために利用できることを利用して
いる。プッシュ・プル構成の結果、第１図に示すように
信号を交差結合すると、各出力上の出力シンク電流がオ
ン及びオフに切り換えてきる。したがって、プッシュ・
プル段を実施すると、従来の５ＣＦＬ回路と比較して電
力散逸が減少し、上向遷移と下向遷移の均衡が得られる
。さらに、そうすると、第７図の回路１０の差動増幅器
の負荷抵抗器（Ｒ１またはＲ２）を通る電流によって定
義される代わりに、強くオンになったトランジスタによ
って接地されるので、出力ダウン・レベルのより良い定
義が可能となる。

第１図の出力論理ブロック１６で必要なデバイスの数は
、１つの出力端で回路出力信号の１つの位相しか必要で
ない場合、減らすことができる。

第４図に示すように、不必要なデバイスは取り去る。回
路出力信号Ａ１だけが必要だと仮定すると、出力バッフ
ァＰＰ２２と中間バッファｌＢ２１をなくすことができ
る。出力バッファＰＰ２１は、その能動プル・ダウンＦ
ＥＴ　　Ｔ２０のゲート電極が信号Ｓ２と同位相の信号
Ｂ２によって駆動される。回路出力信号Ｂ１の他の分岐
にも同じ議論が適用される。

デバイスの数をさらに減少させ、低い値ないし中程度の
値の容量性負荷に対する電力散逸を減少させるために、
第４図の単一位相回路にさらに単純化を行なうことがで
きる。第５図は修正後の回路を示す。ＦＥＴ　　Ｔ２０
のゲート電極の適切な電圧レベルを維持したままで、Ｔ
２４とＴ２５から構成される中間バッファ段ｌＢ２２が
除去される。回路出力信号Ｂ１の他の分岐にも同じ議論
が適用される。

しかし、この系列の回路はいくつか欠点がある。

第１に、図中、点線で示した能力がなくなる。さらに、
本発明を実施するために、１出力当り１ないし３個の追
加デバイスが必要である。第１図の回路では、出力信号
Ａ１とＡ２を供給するのに３個のデバイスＴ２０、Ｔ２
２及びＴ２３が必要である。ＦＥＴ　　Ｔ２２とＴ２３
は実際には小さなデバイスであるが、出力端子２１の負
荷値が大きい場合、ＦＥＴ　　Ｔ２０を大きくする必要
がある（この場合、電力の節減は一層大きくなることに
留意されたい）。

従来のガリウムヒ素技術に対応するデノ（イス・モデル
を使用した（第４図に示す形式の）単一位相プッシュ・
プル回路についての（０，３ないし４ｐＦの範囲の負荷
キャパシタンスに対するナノ秒単位の）時間遅延を第６
図に示す。ＴｒａｚとＴ　ｒ　＋　ｓ　ｅを表わす遅延
曲線は、第７図の従来の５ＣＦＬ回路については符号７
０と７１で、本発明の単一位相ＰＰ５ＣＦＬ回路につい
ては符号７２と７３でそれぞれ識別される。比較のため
、同じデバイス・モデルが同じ技術と同じ電力消費で使
用し、従来の５ＣＦＬ回路と単一位相ＰＰ５ＣＦＬ回路
の両方を特徴付けた。シミュレーションは、以下の条件
で行なった。ファン・インエフアン・アウト＝３、電力
＝　Ｅ３　ｍ　Ｗ　ｏ正常な５ＣＦＬ　（曲線７０を参
照）のＴｆａＩＩはＴｒｉｓａ（曲線７１を参照）より
約２倍長いことがわかるが、ＰＰ５ＣＦＬの、立下り時
間は迅速立」ユリ時間と十分に均衡が取れている。負荷
が大きくなるほど、改善も大きくなる。例として、１．
５ｐＦより大きい容量性負荷の場合は、ＰＰ５ＣＦＬの
Ｔｒｅｓｏ（曲線７３）とＴ、、、、（曲線７２）は５
ＣＦＬ回路のＴ　ｒ　ｌ　ｓ。（曲線７１）よりもよい
。第６図かられかるように、１．５ｐＦより大きい容量
性負荷で、２ないし３倍の改善になる。

最後に、ＰＰ５ＣＦＬ回路で予想されるように、曲線７
２（Ｔｒａｚ）と７３　（Ｔｒ＋ｓｏ）の４０ｐｓ／ｐ
Ｆの勾配は、今日知られている最も性能のよい技術によ
る同じ電力での最新バイポーラＥＣＬトランジスタの２
００　Ｉ）　Ｓ　／　ｐＦ　（Ｔｒａｃ＋）と６０ｐｓ
／ｐＦ（Ｔｒ１、、。）の勾配より大幅に改善されてい
る。

本発明の基礎となる概念は、超高速集積回路（ＵＨ８Ｉ
　Ｃ）の分野で、特に出力に重い負荷がかかるとき、広
く適用できる。適用例として最初に、ＯＲ／ＮＯＲ論理
ゲートの名を挙げたが、本発明はそれだけに限定される
ものではない。他の潜在的な適用例には、反転及び非反
転バッファ、クロック分配、オフ・チップ・ドライバ、
ライン・ドライバなとがある。

上記のＡＳＴＡＰシミュレーションは、速度と電力消費
の点でそれを完全に活用するため、ＧａＡｓ技術を用い
て実施したことに留意されたい。

しかし、技術の特性に応じてデバイスの寸法を調整する
ならば、本発明の原理を、シリコンＦＥＴに拡張するこ
とができる。相互コンダクタンスとカットオフ周波数が
よくなるほど、回路の性能はよくなる。

本明細書では、ＦＥＴは、ＭＥＳＦＥＴ、金属酸化物半
導体ＦＥＴ　（ＭＯＳＦＥＴ）　、接合ＦＥＴ　（ＪＦ
ＥＴ）　、変調ドープＦＥＴ　（ＭＯＤＦＥＴ）及びそ
れらの任意のエンハンスメントまたはデプリーション型
構成を含むものとする。

さらに、第１図の回路は、Ｎ型のＭＥＳＦＥＴについて
示したが、当業者なら認めるように、この回路及びそれ
から誘導される他の回路は、他のＦＥＴ、Ｐ型ＦＥＴ、
及び逆の電源を利用するように容易に修正できる。第１
図に示したように、論理素子としてエンハンスメント型
ＭＥＳＦＥＴを使用し、負荷素子としてデプリーション
型ＭＥＳＦＥＴを用いるのが一般的な構成である。回路
は、正の論理回路として説明したが、負の論理回路にも
容易に適合できる。ＧａＡｓは本発明の好ましい基板桐
材であるが、他の半導体材料、具体的には上記のシリコ
ンも利用できる。

Ｆ０発明の効果上述のように本発明によれば、高容量性負荷条件のもと
でも電力消費が少なく、出力駆動能力が高く、上向遷移
及び下向遷移の均衡のとれた高速ＦＥＴ論理回路を提供
できる。

【図面の簡単な説明】

第１図は、プッシュ・プル出力バッファをもつ本発明の
２重位相ＯＲ／ＮＯＲ５ＣＦＬ回路の回路図である。第２図は、第１図の回路で得られる代表的な波形を示す
。第３図は、同じ容量性負荷条件で動作するときの第７図
と第１図の回路で得られる代表的な波形の比較を示す。第４図は、本発明の別の実施例による単一位相プッシュ
・プル５ＣＦＬゲートの一部の回路図である。第５図は、本発明のさらに別の実施例による単一位相プ
ッシュ・プル５ＣＦＬゲートの一部の回路図である。第６図は、標準２重位相５ＣＦＬ回路と本発明の単一位
相プッシュ・プル５ＣＦＬ回路のＴ　ｔ　ａ　＋及びＴ
　ｒ　ｌ　ｓ。曲線を示す。第７図は、ソース・フォロア出カバ・ソファを備えた従
来技術の標準２重位相ＯＲ／ＮＯＲ５ＣＦＬ回路の回路
図である。１２．１３．１４．１５・・・・ノード、１６・・・・
出力論理ブロック、１９・・・・論理プロ・ツク、２０
・・・・プッシュ・プル５ＣＦＬ回路、２１．２２・・
・・出力端子。出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims

【特許請求の範囲】

（１）（ａ）複数の入力端子（Ｉ１、．．．）を備え、
対応する入力論理信号（Ｅ１、．．．）により駆動され
て特定の論理機能（Ｆ）を実行する決定論理ブロック（
ＤＡ）であって、少なくとも第１及び第２の供給電圧（
Ｖ＿Ｈ、Ｖ＿Ｄ）の間に接続され、第１及び第２の出力
ノード（１３、１４）において相補的で同時的な第１及
び第２の出力信号（Ｓ１、Ｓ２）を生じる決定論理ブロ
ック（ＤＡ）と、（ｂ）第３及び第４の供給電圧の間に
接続された第１の出力バッファ（ＰＰ２１）と、を有し、前記第１の出力バッファ（ＰＰ２１）は直列に接続され
た活動プル・アップ手段（Ｔ１３）と活動プル・ダウン
手段（Ｔ２０）とを有し、前記活動プル・アップ手段が
前記第１の出力信号（Ｓ１）により駆動され、前記活動
プル・ダウン手段が前記第２の出力信号（Ｓ２）により
駆動され、前記第１の出力バッファのプッシュ・プル動
作を確実化させて前記プル・アップ手段及び前記プル・
ダウン手段の間の共通ノードに第１の回路出力信号（Ａ
１）を生じさせるよう構成されている、高速論理回路。
（２）請求項（１）に記載の高速論理回路において、前
記プル・ダウン手段は、前記第３及び第４の供給電圧の
間に接続されたソース・フォロワ型の中間バッファ（ＩＢ２２）を通じて駆動される
よう構成されている高速論理回路。