JPS62193410A - カスタムメ−ド回路用のゲ−トの前拡散アレイを有する半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、［カスタムメード（ｃｕｓｔｏｍ　ｍａｄｅ
）　回路」を集積回路として形成するために集積回路技
術によってガリウム砒素上に得られた基本ゲートの前拡
散アレイを有する半導体デバイスに関するものである。

「カスタムメード回路」という言葉は、ここでは回路設
計者と回路ユーザ間の相談によってつくられる集積回路
を意味する。回路設計者は、アレイの形で基板上に分布
された相互接続のない基本ゲートまたは基本機能のブロ
ックで構成されたカタログ集積回路を提案する。この設
計者は、これ等のゲートまたは機能のブロックの特性、
例えば、その数、それ等から実現されまたはそれ等と両
Ｊ可能な技術、それ等の消費電力、それ等のファン−イ
ンおよびファン−アウト、人力と出力の位置と数等のす
べてについてユーザに知らせることができる。実際に、
設計者により提案された回路は先ず前拡散（ｐｒｅｄｉ
ｆｆｕｓｅｄ）　　されており、ゲートまたはブロック
はしたがってテストずみである。

回路設計者より供給された仕様の記録より出発して、ユ
ーザは「ルーティング（ｒｏｕｔｉｎｇ）　Ｊプランす
なわち自分に示されたゲートまたはブロック間の相互接
続のプランをつくる。この段階の後、回路設計者はユー
ザの「希望」に従って最終的な回路を実現する。

基本ゲートまたは機能のブロックを得るためのマスクセ
ットの考察および位置合せ、半導体ウェーハ上のそれ等
のアレイの分布、次いでその拡散およびその性能テスト
は回路設計者により一度限り行われる。

ユーザの「希望」の時点で、基礎的な素子すなわち選択
したロジックのタイプに応じて複雑さの異なるゲートま
たはゲートのグループの幾何的な位置が決められる。ユ
ーザおよびその用途に関わる相互接続の個人専用化だけ
が、未だ決めねばならない技術的および電気的なパラメ
ータである。

仕様の記録では、ゲートまたは機能のブロックを実現す
るためのマスクセットはユーザにはわからない。これ等
は、夫々論理機能例えばＯＲ，ＮＯＲ等を表す人力と出
力をそなえた暗箱の形でしか見えない。

したがって、回路設計者は配線を実現するためのマスク
セットを形成する。

従来の技術では、シリコン上に実現された所謂ＥＣＬ（
εｍ１ｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）　　ｏ
シックは、ゲートが極めて短い伝播時間を有するために
高性詣技術として残っている。したがって現在も使用さ
れている。このため、多くの回路ユーザはこの技術によ
って実現された装置の全部または一部をもっている。

けれども、前記のＥＣＬロジックは２つの欠点をもって
いる。ゲートの伝播時間はガリウム砒素（Ｇａ八へ）上
に得られたゲートの伝播時間の約２倍である。その上、
ＥＣＬゲートの電力消費はガリウム砒素上に得られたゲ
ートのそれの約１０倍大きい。

したがって、集積回路のユーザは、「カスタムメード」
で、ガリウム砒素上に得られた回路の利点を有しまた場
合によってはＥＣＬロジックと両立する前拡散タイプの
回路を希望する。

現在ガリウム素上に前拡散回路としてつくられたゲート
はＥＣＬロジックと両立性がない。実際にこのゲートは
同一タイプのゲートとだけ両立し、したがって「内部ゲ
ート」としてしか用いることができない。

これ等のゲートによって実現される回路が他の回路と両
立するようにせねばならない場合には、２つの論理レベ
ルの間にインタフェース回路を設けねばならない。第１
論理レベルは、トランジスタのブロポーショニング（ｐ
ｒｏｐｏｒｔｉｏｎｉｎｇ）　　と極性（ｐｏｌａｒｉ
ｚａｔｉｏｎ）が基本回路に対して変えられたインタフ
ェース回路によって第２論理レベルに変換される。第１
論理レベルで論理信号を受けまたは供給するインタフェ
ース回路のゲートは「外部ゲート」と称する。

「カスタムメード回路」の製造において、回路設計者側
は、回路の技術上の性能を維持しながら製造の効率を最
適にしようとする。

異なったプロポーショニングおよび極性を有する内部ゲ
ートと外部ゲーとの「前拡散」回路内の重ね合せは、簡
単なアレイの実現したがって「カスタムメード回路」の
設計者の製造効率の最適化と対照的であることは明らか
である。

したがって本発明は、そのゲートが「内部ゲート」とＥ
ＣＬ技術と両立する「外部ゲート」との両方として利用
することができるようにした冒頭記載の種類の基本ゲー
トのアレイを提案することによりこの問題に解決を与え
たものである。

本発明によれば、このゲートのアレイは次の特徴を有す
る、すなわち、前拡散されたアレイの素子を構成する基
本ゲートは、ソース結合ＦＥＴロジックに従ったＯＲ／
ＮＯＲ機能を有し、カスタノ、メート回路用の内部ゲー
トとＥＣＬロジックと両立性ある外部ゲートとの両方を
構成し、かくして形成された回路をＥＣＬロジックに従
って（尋られた外部半導体デバイスに直接に接続するよ
うにする。

本発明のアレイのゲートは、これ等のゲートを、同じ直
流供給電圧で、「内部ゲート」およびＥＣＬロジックと
両立する「外部ゲート」の両方に用いることができると
いう利点を有する。

「内部ゲート」として、これ等のゲートは同じタイプの
１つまたは幾つかのゲートに直接働くことができる。「
外部ゲート」として、これ等のゲートは、ＥＣＬロジッ
クに働き易い６０Ωのインピーダンスを有する７００ｍ
Ｖの振幅を供給する。

その上、これ等のゲートは、ガリウム砒素上の集積回路
の極めて短い伝播時間と極めて小さい電力消費特性を有
する。その結果、これ等のゲートにより実現された「前
拡散アレイ」は極めて簡単につくることができ、また高
い製造効率を有する。

ユーザにより与えられるルーティングもこの場合簡単に
なる。「カスタムメード回路］のコストもこの場合低減
される。

本発明を容易に実施することができるように、以下に本
発明を添付の図面を参照して実施例で更に詳しく説明す
る。

前に述べたように、出力信号が同一タイプのゲートに直
接働くゲートはこれを内部と称し、−力出力信号が異な
るタイプのゲートに直接働（ことのできるゲートはこれ
を外部という。

本発明による基本ゲートの前拡散アレイ（ゲートアレイ
）は、そのファン−イン／ファン−アウトにおけるＥＣ
Ｌロジックファミリとの両立性、その速度およびその低
消費電力によって全ロジック７γミリを実現することを
可能にする。

第１ａ図に示すように、本発明の基本ゲートは、その出
力Ｑ８またはその相補出力Ｑ８にその人力Ｅ、における
と同じ振幅すなわち６０Ω／２ＰＦの負荷で０．　Ｉ　
Ｖの低レベルと０．８■の高レベルｆ”ＪＪで得られる
７００ｍＶの振幅を供給し易い。この特性は、本発明の
半導体デバイスの外部のＥＣＬロジックに従って実現さ
れた回路に直接に働くのに全く適している。その上、こ
のゲートの伝播時間は容量タイプの負荷で極めて短い。

本発明のゲートは、所謂Ｓ　ＣＦ　Ｌ　（Ｓｏｕｒｃｅ
Ｃｏｕｐｌｅｄ　Ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎ
ｓｉｓｔｏｒ　Ｌｏｇｉｃ）　ｏジヅクに基づ＜ＯＲ／
ＮＯＲタイプである。このゲートは、その内部構造を第
２ａ図に示した第１ブロックＰ１とその内部構造を第３
図に示した第２ブロックＰＥ　とで構成される。

第１ブロックＰ１の構造は前述のＯＲ／ＮＯＲ機能を実
現する。第２ａ図に示すように、この第１ブロックは、
ソースによって接続部１に結合されまた負荷Ｒ１とＲ１
′により夫々負荷された、ゲート−ソース信号不在時は
常時ピンチされた（常開）タイプの２つのトランジスタ
Ｔ１　とＴｌ′より構成される。結合されたソースは、
抵抗Ｒ２と接続され且つ負の直流電圧源−Ｖｓｓと接続
されて電流源として配設された、ゲート−ソース信号不
在時は常時順方向く常閉）タイプのトランジスタＴ２に
接続される。前記の負荷Ｒ１とＲ１′の他端は正の直流
電圧源＋ＶＤＤに接続される。直流電圧源＋Ｖｎｎと−
ＶＳＳ　　の電圧は対称であるように選ばれる。

トランジスタＴ、のゲートは入力Ｅ、を受け、トランジ
スタＴ１′のゲートは基準電圧ＶＩＨＰを受ける。

負荷Ｒ１とＲＩ′の間に夫々接続されたトランジスタＴ
１　とＴ１′の出力は、レベルトランスレータとして配
設されたトランジスタＴ、とＴ４′に接続されたバッフ
ァ段のフォロワトランジスタＴ、出’ｒ、’に導かれる
。バッファ段の中央点は、−ノ丁においては信号石１を
また他方においては信号Ｑｒを供給し、この場合第１信
号は第２信号の相補である。バッファ段のトランジスタ
Ｔ３とＴ３’は直流電圧源−ＶＳＳに接続される。

ガリウム砒素」二にＳ　ＣＦ　Ｌ、ロジックに従って実
現された基本ゲートは従来技術か１ら既に知られている
（ティ・タヵダ氏外著「エクステンデド・アブストラク
ッ・オブ・ザ・シクスティーンス・インターナショナル
弓ンファレンス・オン・ソリッド・ステート・デバイセ
ス・アンド・マテリアルズ（Ｅｘｔｅｎｄｅｄ　Ａｂｓ
ｔｒａｃｔｓ　ｏｆ　ｔｈｅ　５ｉｘｔｅｅｎｔｈＩｎ
ｔｅｒｎａｔｉｏｎａｌ　　Ｃｏｎｆｅｒｅｎｃｅ　ｏ
ｎ　５ｏｌｉｄ　５ｔａｔｅ　　Ｄｅｖｉｃｅｓ　ａｎ
ｄ　Ｍａｔｅｒｉａｌｓ’）　Ｊ神戸、　１９８４年、
第４０３−４０６頁の「ア・ＧａＡｓ　−Ｈ３ＣＦＬ　
　・４ＭＨｚ・デバイダ・ウィズ・６０／７０　ビーニ
ス・トランジション・タイム（ＡＧａＡｓ　　Ｈ３ＣＰ
Ｌ　　４ＧＨｚ　　ｄｉｖｉｄｅｒ、ｗｉｔｈ　　５Ｑ
／７Ｑ　　ｐｓ　　ｔｒａｎｓｉｔｉｏｎ　ｔｉｍｅ）
　Ｊ参照）。この文献には、デプレション形電界効果ト
ランジスタによって実現された５ＣＦＬロジツクに従っ
た基本ゲートを有する分周器タイプの半導体回路が記載
されており、そのピンチ電圧は極めて低（すなわち−１
■台で、高レベルと低レベル間の電圧差（ロジック電圧
ス・イング）は極めて大きくすなわち２．８■台で、こ
れが、このようなゲートで構成されたロジック回路に与
えられた名称すなほちＨＳ　ＣＦ　Ｌ　（Ｈｉｇｈ　Ｌ
ｏｇｉｃＶｏｌｔａｇｅ　Ｓｗｉｎｇ　　５ｏｕｒｃｅ
　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）の由来である
。この基本ゲートによって実現された回路は、かくして
バイアスされたトランジスタのカットオフ周波数が極め
て高いために高い動作速度を有する。

その代わり、この公知のゲートは大きな消費電力を有す
る。したがって、少なくとも２０００ゲートの密度を目
指す前拡散回路にこれを使用することはできない。その
上、ガリウム砒素上に形成され既に前拡散回路で使用さ
れている他のゲートのように、このゲートは他のロジッ
クと両立しない。

反対に、本発明のゲートは、後に示すように、一方にお
いては同上タイプのゲートと両立しまた他方においては
ＥＣＬロジックと両立する。

同じタイプのゲートとの両立性に関する限りは、この基
本ゲートは第２ｂ図に示すように６つのファン−インが
可能である。

表Ｉは、このゲートすなわち ファン−イン　　ＦＩ＝６ ファン−アウト　ＦＯ＝４ 伝播時間ｊｐｄ　＝７５　ＰＳ 消費電力　Ｐ＝ｌＯｍＷ 供給電圧値Ｖａｎ　＝　＋１．５　Ｖ −ｖｓｓ＝　−１，５Ｖ で得るだめのトランジスタおよびこの実施例では抵抗で
ある負荷の特性を示す。

１つの利点は、供給電圧ｖａｎと−ＶＳＳが対称的であ
る結果得られる。というのは、これ等の供給電圧は反転
により容易に得ることができ、この場合唯１つの直流供
給電圧ですむからである。

デプレション形トランジスタ（常閉）のしきい電圧はｖ
丁＝−ｏ、ｇｖ エンハンスメント形トランジスタ（常開）のしきい電圧
Ｖｒ　・“５０ｍＶ これ等のトランジスタはゲート・−ソース電圧Ｖａｓ”
　０．７　Ｖで次の飽和電流■０５．すなわち２００μ
ｍのゲート幅を有するエンハンスメント形トランジスタ
に対しては Ｉｏｓｓ　”　１５　ｍＡ ２００μｍのゲート幅を有するデプレション形トランジ
スタに対しては Ｉｎ５ｓ　”　４４　ｍ　Ａ と、デプレション形トランジスタおよびエンハンスメン
ト形トランジスタの両方に対して最大トランスコンダク
タンス ｇ−＝　　２２０　ｍＳ／＋ｎｍ とを有する。

基準電圧はＶＲＥＦ　＝　０．４　Ｖのように選ばれた
。

上に述べた実施例では、本発明の基本ゲートはしたがっ
て２つの出力ブランチＱＩとＱｌにおいてＯＲとＮＯＲ
機能を実現する。プロボーショニングは次に対して選ば
れる、すなわち −６つの並列接続されたトランジスタＴ１からＴ６にこ
れ等トランジスタがカットオフ状態の時に加算される漏
洩効果の最小化、 −シフトバッファ段によるファン−アウトの影響の最小
化、 一共通モードにおける電流の安定の保証この実施例に記
載のゲートの増幅は、 Ｇユ１．８ で、この値は、最小の雑音余裕を維持しながら高速を得
ることを可能にする。

本発明によれば、第１ａ図、第２ａ図ふよび第２ｂ図に
示したブロックＰ１はそれ自体では内部ゲートを構成す
ることができる。

ＥＣＬ回路との完全な両立性のために、ブロックＰ１の
出力は第１ａ図および第３図に示すようにブロックＰ６
の人力に接続される。

このブロックＰ６の詳細は第３図に示しである。

ブロックＰＩの出力Ｑ１とＱｒ　は２つのプッシュプル
段のハイトランジスタＴ　ｔｏとＴｏｏ’の各ゲートに
接続され、このプッシュプル段は更にロートランジスタ
Ｔ２ｏとＴ２Ｏ’を有している。このロートランジスタ
Ｔ２０とＴ２０’はブロックＰ＋　の出力Ｑ１とＱＩす
なわちハイトランジスタが受ける信号に対し相補的な信
号を夫々受ける。プッシュプル段のハイトランジスクは
デプレション形（常閉）で、直流電圧源■。、に接続さ
れる。プッシュプル段のロートランジスタはエンハンス
メント形で、大地に接続される。

これ等のプッシュプル段は対称である。プッシュプル段
の中央点で取出された信号は、一方のプッシュプル段に
対してはトランジスタＴ３．．抵抗Ｒおよびコンデンサ
Ｃでまた他方のプッシュプル段に対してはトランジスタ
Ｔ３ｏ′、抵抗Ｒ１′およびコンデンサＣ′で構成され
たバッファ役に加えられる。トランジスタＴ３０とＴ０
ｎ　’はエンハンスメント形トランジスタ（常開）で、
直流電圧源ＶＤＤに接続される。ＥＣＬロジックと全面
的に両立する全基本ゲートの出力ＱＥおよびＱＥは、ト
ランジスタＴ３０とＴ０ｎ　’の第２電極に夫々接続さ
れ、これ等の第２電極は夫々トランジスタＴ３０とＴ３
ｏ′に対して並列に接続された抵抗ＲとコンデンサＣお
よび抵抗Ｒ′とサンデンサＣ′に接続されている。これ
等の抵抗Ｒ，Ｒ’およびコンデンサｃ、ｃ’の他端は大
地に接続される。

前述したように、ブロックＰ［の素子の特性はゲート入
力におけると同じ振幅を得るように選ばれ、この振幅Ａ
は更にＥＣＬロジックとの両立に必要な振幅である、す
なわち Ｒ＝Ｒ’＝６０Ωおよびコンデンサ Ｃ＝Ｃ’＝２ＰＦ で構成された負荷で０．１■の低レベルと０．８　Ｖの
高レベル間において Ａ＝７００ｍＶ である。

表Ｈに与えられた特性を考慮した場合ゲートの伝播時間
は ｔＰＩｌｌ＝１３ＰＳ（６０Ω／２ＰＦで）’ｒ、、’
ｒｒ’（２０−８０９６）＝１６０ｐｓで、消費電力は Ｐ＝３５ｍＷ　（６０Ωの負荷を含む）である。

直流供給電圧はやはり＋ｖＤＤ＝＋　１．５　Ｖで、こ
のことは相互接続を著しく簡単にするということから大
きな利点が得られることに留意され度い。実際に、回路
インプランテーション時、供給電圧のルーティングは、
特にそれ等が多数の場合は大きな表面積を占めることは
公知である。

第１ｂ図は、ルーティングプランの前にユーザに見える
ゲートのアレイのモジュールの例を示す。

ブロックＰ１とＰＥは、ガリウム砒素（または■−■グ
ループの化合物）より成るのが好ましい基板１０上に規
則的に分布されて″いる。ブロックＰｓは入出力接点を
形成する金属層である。この第１ｂ図は基板の一部だけ
を示したものである。

半導体基板上に完全な回路を実現させるマスクセットの
実際上の構成にはコンピュータの使用が必要であること
はいう迄もない。このコンピュータは、電気的ロジック
シュミレーション、テストベクトルの生成、トランジス
タおよび次いでブロックと相互接続のインプランテーシ
ョンの位相幾何のトレースが可能である。

他方において、本願で提案した技術は、夫々の消費電力
が極めて低いために多数のゲートの集積に特に好ましい
。

【図面の簡単な説明】

第１ａ図はブロックの形の本発明の外部ゲート、第１ｂ
図はブロックの形の本発明の前拡散されたアレイの一部
、 第２ａ図は内部ゲートの詳細を示す回路図、第２ｂ図は
ファン−インの数を示した同様回路図、 第３図は外部ゲートの詳細を示した回路図である。 １０・・・基板　　　　　　　Ｂ、〜Ｅ６・・・人力Ｐ
Ｉ・・・第１ブロック　　ＰＥ・・・第２ブロックＱε
、ＱＥ・・・出力 Ｑ工、Ｑｌ・・・第１ブロック出力 Ｒ，、Ｒ，’・・・負荷 Ｔ３．Ｔ３’・・・フォロワトランジスタＴ　、ｏ、　
　Ｔ、ｏ’・・・ハイトランジスタＴ２０　　Ｔ２０’
・・・ロートランジスタ■ｌ）　Ｄ　＋　　　Ｖ　Ｓ　
Ｓ・・・直流電圧源特許出願人　　エヌ・ベー・フィリ
ップス・フルーイランペンファブリケン ＦＩＧ、ｌａ

Claims (1)

1. 【特許請求の範囲】 １、カスタムメード回路を集積回路として形成するため
   に集積回路技術によってガリウム砒素上に得られた基本
   ゲートの前拡散アレイを有する半導体デバイスにおいて
   、前拡散されたアレイの素子を構成する基本ゲートは、
   ソース結合ＦＥＴロジックに従ったＯＲ／ＮＯＲ機能を
   有し、カスタムメード回路用の内部ゲートとＥＣＬロジ
   ックと両立性ある外部ゲートとの両方を構成し、かくし
   て形成された回路をＥＣＬロジックに従って得られた外
   部半導体デバイスに直接に接続するようにしたことを特
   徴とする半導体デバイス。 ２、外部ゲートは２つのブロックＰ＿ＩとＰ＿Ｅで形成
   された特許請求の範囲第１項記載の半導体デバイス。 ３、２つのブロックの一方の第１ブロックＰ＿Ｉはそれ
   自体で内部ゲートを構成する特許請求の範囲第２項記載
   の半導体デバイス。 ４、第１ブロックＰ＿Ｉは、負荷Ｒ＿１′を経て直流電
   圧源Ｖ＿Ｄ＿Ｄと接続され、基準信号Ｖ＿Ｒ＿Ｅ＿Ｆで
   制御され、そのソースが１から６つのトランジスタＴ＿
   １‐‐‐Ｔ＿６のカスケードと結合されたトランジスタ
   Ｔ＿１′によって先ず構成され、前記のトランジスタＴ
   ＿１‐‐‐Ｔ＿６の共通ドレインは抵抗Ｒ＿１を経て直
   流電圧源Ｖ＿Ｄ＿Ｄと接続されまたそれ等のゲートは制
   御信号Ｅ＿１‐‐‐Ｅ＿６を受け、トランジスタＴ＿１
   ′とＴ＿１‐‐‐Ｔ＿６の共通ソースには、一方におい
   ては電圧源Ｖ＿Ｄ＿Ｄと対称で他方においては−Ｖ＿ｓ
   ＿ｓ＜Ｖ＿Ｒ＿Ｅ＿Ｆ＜Ｖ＿Ｄ＿Ｄの関係を有する直流
   電圧源−Ｖ＿ｓ＿ｓから、電流源を構成する電界効果ト
   ランジスタＴ＿２と負荷Ｒ＿２とによって電流を供給さ
   れ、次いで、レベルトランスレータとして配設されたト
   ランジスタＴ＿４およびＴ＿４′に夫々接続されたホロ
   ワトランジスタＴ＿３とＴ＿３′により２つのバッファ
   段が構成され、このホロワトランジスタＴ＿３とＴ＿３
   ′のドレインは直流電圧源Ｖ＿Ｄ＿Ｄに接続され、前記
   のホロワトランジスタＴ＿３とＴ＿３′のゲートはトラ
   ンジスタＴ＿１‐‐‐Ｔ＿６およびＴ＿１′の共通ドレ
   インより取出された信号で制御され、ＮＯＲおよびＯＲ
   の出力Ｑ＿ＩとＱ＿Ｉは夫々一方においてはトランジス
   タＴ＿３のソースでまた他方においてはトランジスタＴ
   ＿３′のソースで得ることができる特許請求の範囲第２
   項記載の半導体デバイス。 ５、トランジスタＴ＿１‐‐‐Ｔ＿６、Ｔ＿１′、Ｔ＿
   ３、Ｔ＿３′はエンハンスメント形電界効果トランジス
   タで、トランジスタＴ＿２、Ｔ＿４、Ｔ＿４′はデプレ
   ション形電界効果トランジスタであり、負荷Ｒ＿１、Ｒ
   ＿１′およびＲ＿２は抵抗タイプである特許請求の範囲
   第４項記載の半導体デバイス。 ６、第２ブロックＰ＿Ｅは、ドレインが夫々直流電圧源
   Ｖ＿Ｄ＿Ｄに接続されたハイトランジスタＴ＿１＿０お
   よびＴ＿１＿０′とソースが夫々大地に接続されたロー
   トランジスタＴ＿２＿０およびＴ＿２＿０′とで構成さ
   れた２つのプッシュプル段と、このプッシュプル段の中
   央点から取出された信号で制御され、そのドレインが直
   流電圧源Ｖ＿Ｄ＿Ｄに接続されまたそのソースが並列な
   抵抗Ｒ、Ｒ′とコンデンサＣ、Ｃ′で構成された負荷を
   経て大地に接続されたトランジスタＴ＿３＿０およびＴ
   ＿３＿０′によって夫々構成れた２つのバッファ段とに
   より構成され、一方第１ブロックＰ＿Ｉの各出力＠Ｑ＠
   ＿ＩまたはＱ＿Ｉは一方のプッシュプル段のハイトラン
   ジスタと他方のプッシュプル段のロートランジスタの両
   方に接続することができ、ＥＣＬロジックと両立可能な
   ブロックＰ＿Ｅの出力＠Ｑ＠＿ＥとＱ＿Ｅはバッファ段
   のトランジスタＴ＿３＿０またはＴ＿３＿０′のソース
   で得られる特許請求の範囲第２項から５項の何れか１項
   記載の半導体デバイス。 ７、トランジスタＴ＿２＿０′、Ｔ＿２＿０、Ｔ＿３＿
   ０、Ｔ＿３＿０′はエンハンスメント形電界効果トラン
   ジスタで、トランジスタＴ＿１＿０′とＴ＿１＿０はデ
   プレション形電界効果トランジスタである特許請求の範
   囲第６項記載の半導体デバイス。 ８、アレイのゲートは、入出力用の金属接点Ｐ＿Ｓと全
   く同様にガリウム砒素の基板上に集積された特許請求の
   範囲第１項から第７項の何れか１項記載の半導体デバイ
   ス。