JP2574859B2 - Ｆｅｔ論理回路 - Google Patents
Ｆｅｔ論理回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信機や計算機などにおけるデイジタル信号
処理用のFET論理回路に係り、特にGaAsMESFETデバイス
技術の適用によるIC化に好適なFET論理回路に関する。
処理用のFET論理回路に係り、特にGaAsMESFETデバイス
技術の適用によるIC化に好適なFET論理回路に関する。
近年、通信機や計算機，計測器等におけるデイジタル
信号処理の高速化に伴い、Si論理ICに代わるものとして
金属とGaAs系半導体とを接触させた時に生じるシヨツト
キー障壁を利用した所謂MES系電界効果トランジスタ
（以下、MESFETと称する）で構成される超高速論理ICの
開発が活発に進められてきた。一部の論理ICが既に市販
されているが、GaAsMESFETとSiバイポーラトランジスタ
の動作原理が異なること、MESFETの製造偏差が非常に大
きいことなどの原因によつて既在のSiバイポーラ論理IC
との互換性を実現することが困難であつた。第２図は文
献「信学技報SSD86−46,pp.40〜41」に記載のGaAsMESFE
Tを用いた論理回路の基本構成を示したものである。こ
の回路は、通常、SCFL（Sourse Coupled Logic）と呼ば
れているが、ダイオード６と抵抗７〜９を図の如く接続
することにより出力Highレベルを既存のECL（Emitter C
oupled Logic）の入出力インタフエース条件に合わせて
いる。この回路では端子５に生じる出力HighレベルVOH
は、ダイオード６の両端の電圧をVf,抵抗7,8の値を夫々
R1,R2,FET13の閾電圧をVth、相互コンダクタンス係数を
KO,出力電流をIOHとすれば となり、Vthの一価関数となる。
信号処理の高速化に伴い、Si論理ICに代わるものとして
金属とGaAs系半導体とを接触させた時に生じるシヨツト
キー障壁を利用した所謂MES系電界効果トランジスタ
（以下、MESFETと称する）で構成される超高速論理ICの
開発が活発に進められてきた。一部の論理ICが既に市販
されているが、GaAsMESFETとSiバイポーラトランジスタ
の動作原理が異なること、MESFETの製造偏差が非常に大
きいことなどの原因によつて既在のSiバイポーラ論理IC
との互換性を実現することが困難であつた。第２図は文
献「信学技報SSD86−46,pp.40〜41」に記載のGaAsMESFE
Tを用いた論理回路の基本構成を示したものである。こ
の回路は、通常、SCFL（Sourse Coupled Logic）と呼ば
れているが、ダイオード６と抵抗７〜９を図の如く接続
することにより出力Highレベルを既存のECL（Emitter C
oupled Logic）の入出力インタフエース条件に合わせて
いる。この回路では端子５に生じる出力HighレベルVOH
は、ダイオード６の両端の電圧をVf,抵抗7,8の値を夫々
R1,R2,FET13の閾電圧をVth、相互コンダクタンス係数を
KO,出力電流をIOHとすれば となり、Vthの一価関数となる。
式（１）から明らかなように出力HighレベルはFET13
のVthの一価関数であり、Vth偏差に比例して出力Highレ
ベルが変化することが分る。GaAsMESFETでは、このVth
の製造偏差が最も大きいため、上記従来技術では、ECL
との互換性を実現することは極めて難しいと云う欠点が
あつた。
のVthの一価関数であり、Vth偏差に比例して出力Highレ
ベルが変化することが分る。GaAsMESFETでは、このVth
の製造偏差が最も大きいため、上記従来技術では、ECL
との互換性を実現することは極めて難しいと云う欠点が
あつた。
本発明の目的は上記従来技術の欠点に鑑みFETの閾電
圧の製造偏差を消去することによりECLとの互換性を実
現でき、且つ、IC化に好適なFET論理回路を提供するこ
とにある。
圧の製造偏差を消去することによりECLとの互換性を実
現でき、且つ、IC化に好適なFET論理回路を提供するこ
とにある。
上記、本発明の目的はFETを用いた論理回路において
出力インタフエイス回路を複数のソースホロア回路にて
構成し、信号伝達用FETとこのFETに電流を供給する定電
流源用FETとのゲート幅比を出力信号レベルがFETの閾電
圧に依存しないよう設定することにより達成される。
出力インタフエイス回路を複数のソースホロア回路にて
構成し、信号伝達用FETとこのFETに電流を供給する定電
流源用FETとのゲート幅比を出力信号レベルがFETの閾電
圧に依存しないよう設定することにより達成される。
第１図に、本発明の基本構成を示す。出力インタフエ
イス回路102はｎ段のソースホロア回路で構成されてい
る。同図で31,32,3nが信号伝達用のFETであり、41,42,4
nが定電流源用のFETである。FET31と41,32と42、3nと4n
が夫々単位ソースホロア回路を構成している。
イス回路102はｎ段のソースホロア回路で構成されてい
る。同図で31,32,3nが信号伝達用のFETであり、41,42,4
nが定電流源用のFETである。FET31と41,32と42、3nと4n
が夫々単位ソースホロア回路を構成している。
端子３より入力される第１の信号レベルが端子４より
入力される第２の信号レベルより高い場合にはFET11は
導通、逆に低い場合には遮断状態となる。従つて、出力
信号の“High"及び“Low"レベルを夫々VOH,VOLとすると
次式で与えられる。
入力される第２の信号レベルより高い場合にはFET11は
導通、逆に低い場合には遮断状態となる。従つて、出力
信号の“High"及び“Low"レベルを夫々VOH,VOLとすると
次式で与えられる。
ここで、K4n,K3nはFET4n及び3nの相互コンダクタンス係
数、ｎはソースホロア回路の段数、RLは抵抗22,23の
値、ISは定電流源21の出力電流、IOH,LOL,KOは夫々出力
段FET13の“High",“LOW"レベルに対応する出力電流及
び相互コンダクタンス係数である。式（２）（３）から
分かるように、VOH,VOL共 となるようにFET31〜3n及びFET41〜4nの相互コンダクタ
ンス係数とソースホロア回路の段数を選べば、FETの閾
電圧の影響を除去することができる。
数、ｎはソースホロア回路の段数、RLは抵抗22,23の
値、ISは定電流源21の出力電流、IOH,LOL,KOは夫々出力
段FET13の“High",“LOW"レベルに対応する出力電流及
び相互コンダクタンス係数である。式（２）（３）から
分かるように、VOH,VOL共 となるようにFET31〜3n及びFET41〜4nの相互コンダクタ
ンス係数とソースホロア回路の段数を選べば、FETの閾
電圧の影響を除去することができる。
以下、本発明の一実施例を第３図により説明する。同
図はソースホロア２段、即ち、式（４）においてｎ＝２
の場合の実施例を示したのである。基本動作は第１図で
述べたが、ここでは更に詳細に説明する。第１の入力信
号レベル（端子３）が“High"、第２の入力信号レベル
（端子４）が“LOW"の時、定電流源21より供給される電
流ISは全てFET11に流れるためソースホロア回路102の入
力、即ち、FET31のゲート電位はダイオード６のカソー
ド電位−Vfになる。第１及び第２の入力信号レベルが逆
の場合には電流ISが全てFET12に流れるため、FET31のゲ
ート電位は（−Vf−RLIS）となる。これらの電位はFET3
1,32及び13を介して出力端子５に伝達される。従つて、
出力電圧はFET31,32,13のゲート・ソース間電圧を夫々V
g1,Vg2,Vg3とすれば、 VOH＝−Vf−Vg1−Vg2−Vg3H …（５） VOL＝−Vf−RLIS−Vg1−Vg2−Vg3L …（６） となる。ここで、Vg3H,Vg3Lは出力信号の“High",
“LOW"レベルに対応するFET13のゲート・ソース間電圧
を示す。又、Vg1,Vg2,Vg3H,Vg3Lは次式で表わされる。
図はソースホロア２段、即ち、式（４）においてｎ＝２
の場合の実施例を示したのである。基本動作は第１図で
述べたが、ここでは更に詳細に説明する。第１の入力信
号レベル（端子３）が“High"、第２の入力信号レベル
（端子４）が“LOW"の時、定電流源21より供給される電
流ISは全てFET11に流れるためソースホロア回路102の入
力、即ち、FET31のゲート電位はダイオード６のカソー
ド電位−Vfになる。第１及び第２の入力信号レベルが逆
の場合には電流ISが全てFET12に流れるため、FET31のゲ
ート電位は（−Vf−RLIS）となる。これらの電位はFET3
1,32及び13を介して出力端子５に伝達される。従つて、
出力電圧はFET31,32,13のゲート・ソース間電圧を夫々V
g1,Vg2,Vg3とすれば、 VOH＝−Vf−Vg1−Vg2−Vg3H …（５） VOL＝−Vf−RLIS−Vg1−Vg2−Vg3L …（６） となる。ここで、Vg3H,Vg3Lは出力信号の“High",
“LOW"レベルに対応するFET13のゲート・ソース間電圧
を示す。又、Vg1,Vg2,Vg3H,Vg3Lは次式で表わされる。
ここで、I1,I2はFET31,32に流れる電流で、FET41,42よ
り供給されるから で与えられる。よつて、式（５）〜（８）から出力電圧
は となるので となるようにK41/K31,K42/K32を選べばFETと閾電圧偏差
の影響を除去できる。即ち、これは式（４）においてｎ
＝２と置いたのに等しい。次に、設計例を示す。ここで
はK41/K31＝K42/K32となるように信号伝達用FETと定電
流源FETとのゲート幅比を選んだ場合について述べる。
式（10）から K41/K31＝K42/K32＝2.25 …（11） が得られる。K31,K32,K41,K42は夫々のFET31,32,41,42
のゲート幅Wg31,Wg32,Wg41,Wg42に比例するから、結
局、閾電圧の変動を除去するにはゲート幅比を Kg41/Kg31＝Kg42/Kg32＝2.25 …（11）′ に選べばよいことになる。
り供給されるから で与えられる。よつて、式（５）〜（８）から出力電圧
は となるので となるようにK41/K31,K42/K32を選べばFETと閾電圧偏差
の影響を除去できる。即ち、これは式（４）においてｎ
＝２と置いたのに等しい。次に、設計例を示す。ここで
はK41/K31＝K42/K32となるように信号伝達用FETと定電
流源FETとのゲート幅比を選んだ場合について述べる。
式（10）から K41/K31＝K42/K32＝2.25 …（11） が得られる。K31,K32,K41,K42は夫々のFET31,32,41,42
のゲート幅Wg31,Wg32,Wg41,Wg42に比例するから、結
局、閾電圧の変動を除去するにはゲート幅比を Kg41/Kg31＝Kg42/Kg32＝2.25 …（11）′ に選べばよいことになる。
ところで、実際のFETは短チヤネル効果のため、ドレ
イン・ソース間電圧の変動に伴いドレイン電流も変動す
る。従つて、式（11）′の条件か満たされている場合に
も閾電圧変動によつて出力電圧が若干変化する。第３図
に示すFET41′,41″,41及び42′,42″はこの短チヤネ
ル効果による影響を軽減するために挿入したものであ
り、本来の論理動作には不要なものである。しかし、こ
れらのFETの挿入により、FET41,42のドレイン・ソース
間電圧は夫々約1/5,1/4になる。従つて、変動もその分
小さくなり閾電圧変動の影響を抑圧することができる。
以上、ゲート幅比がK41/K31＝K42/K32となる場合につい
て述べたが、式（10）が満たされれば必ずしも両者が等
しくなくてもよい。又、第３図において、インターフエ
イス回路102と同じ回路をFET11のドレインに接続するこ
とにより、OR,NORの両出力信号が得られることは自明で
ある。更に、第４図の他の実施例に示すようにダイオー
ド６を短絡し、FET31、或いは、FET32にレベルシフト用
のダイオード６′を挿入しても同様の結果が得られる。
102のタンターフエース回路のFET41′,41″,41,42′,
42″もダイオードに置き換えることができる。一方、論
理ゲートはFET差動対で構成する必要はない。第５図
（ａ）（ｂ）はそれぞれ論理ゲート101をFETインバータ
501で構成した場合であり、負荷を抵抗502やFET503で構
成できる。又、レベルシフト用ダイオードは第３図や第
４図の位置に挿入してよい。
イン・ソース間電圧の変動に伴いドレイン電流も変動す
る。従つて、式（11）′の条件か満たされている場合に
も閾電圧変動によつて出力電圧が若干変化する。第３図
に示すFET41′,41″,41及び42′,42″はこの短チヤネ
ル効果による影響を軽減するために挿入したものであ
り、本来の論理動作には不要なものである。しかし、こ
れらのFETの挿入により、FET41,42のドレイン・ソース
間電圧は夫々約1/5,1/4になる。従つて、変動もその分
小さくなり閾電圧変動の影響を抑圧することができる。
以上、ゲート幅比がK41/K31＝K42/K32となる場合につい
て述べたが、式（10）が満たされれば必ずしも両者が等
しくなくてもよい。又、第３図において、インターフエ
イス回路102と同じ回路をFET11のドレインに接続するこ
とにより、OR,NORの両出力信号が得られることは自明で
ある。更に、第４図の他の実施例に示すようにダイオー
ド６を短絡し、FET31、或いは、FET32にレベルシフト用
のダイオード６′を挿入しても同様の結果が得られる。
102のタンターフエース回路のFET41′,41″,41,42′,
42″もダイオードに置き換えることができる。一方、論
理ゲートはFET差動対で構成する必要はない。第５図
（ａ）（ｂ）はそれぞれ論理ゲート101をFETインバータ
501で構成した場合であり、負荷を抵抗502やFET503で構
成できる。又、レベルシフト用ダイオードは第３図や第
４図の位置に挿入してよい。
以上、本発明によればFET論理回路において出力イン
タフエイス回路を複数段のソースホロア回路で構成し、
信号伝達用FETと定電流源用FETのゲート幅比を適当に選
ぶことにより閾電圧の変換を除去でき、その結果、既存
のECLとの互換性を実現することができる。特に閾電圧
の製造偏差が大きいGaAaMESFETを用いた論理回路では、
本発明による回路構成は必須であり、実用化する上で大
きな効果がある。
タフエイス回路を複数段のソースホロア回路で構成し、
信号伝達用FETと定電流源用FETのゲート幅比を適当に選
ぶことにより閾電圧の変換を除去でき、その結果、既存
のECLとの互換性を実現することができる。特に閾電圧
の製造偏差が大きいGaAaMESFETを用いた論理回路では、
本発明による回路構成は必須であり、実用化する上で大
きな効果がある。
第１図は本発明の基本構成を示す接続図、第２図は従来
の代表的なFET論理回路構成図、第３図，第４図及び第
５図はそれぞれ本発明の一実施例を示す接続図である。 3,4……入力端子、3n,4n,11,12,13,31,32,41,41′,4
1″,41,42,42′,42″……FET、５……出力端子、６…
…ダイオード、21……定電流源、22,23……抵抗。
の代表的なFET論理回路構成図、第３図，第４図及び第
５図はそれぞれ本発明の一実施例を示す接続図である。 3,4……入力端子、3n,4n,11,12,13,31,32,41,41′,4
1″,41,42,42′,42″……FET、５……出力端子、６…
…ダイオード、21……定電流源、22,23……抵抗。
フロントページの続き (72)発明者 八田 康 東京都青梅市今井2326番地 株式会社日 立製作所コンピュータ事業部デバイス開 発センタ内 (72)発明者 田中 弘之 東京都青梅市今井2326番地 株式会社日 立製作所コンピュータ事業部デバイス開 発センタ内
Claims (2)
- 【請求項１】EFT,ダイオード，抵抗等から成るFET論理
回路において、基本論理ゲート出力FETとを複数段のソ
ースホロワ回路で接続し、且つ、該ソースホロワ回路の
信号伝達用FET及び低電流源用FETの各ゲート幅Wg1nとW
g2nの比を の如く設定することを特徴とするFET論理回路。 - 【請求項２】上記信号伝達用FETと定電流源用FETとの間
に複数個のFET又はダイオードを接続することを特徴と
する請求項１記載のFET論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060385A JP2574859B2 (ja) | 1988-03-16 | 1988-03-16 | Ｆｅｔ論理回路 |
| KR1019890002739A KR920004906B1 (ko) | 1988-03-16 | 1989-03-06 | Fet 논리회로 |
| US07/323,947 US4968904A (en) | 1988-03-16 | 1989-03-15 | MESFET circuit with threshold-compensated source-follower output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060385A JP2574859B2 (ja) | 1988-03-16 | 1988-03-16 | Ｆｅｔ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235416A JPH01235416A (ja) | 1989-09-20 |
| JP2574859B2 true JP2574859B2 (ja) | 1997-01-22 |
Family
ID=13140629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060385A Expired - Fee Related JP2574859B2 (ja) | 1988-03-16 | 1988-03-16 | Ｆｅｔ論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4968904A (ja) |
| JP (1) | JP2574859B2 (ja) |
| KR (1) | KR920004906B1 (ja) |
Families Citing this family (12)
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|---|---|---|---|---|
| JPH07101839B2 (ja) * | 1989-10-06 | 1995-11-01 | 東芝マイクロエレクトロニクス株式会社 | ソースカップルドｆｅｔロジック形論理回路 |
| JPH03173289A (ja) * | 1989-12-01 | 1991-07-26 | Toshiba Corp | 最大値／最小値回路 |
| DE4007212A1 (de) * | 1990-03-07 | 1991-09-12 | Siemens Ag | Integrierbare transistorschaltung zur abgabe logischer pegel |
| JPH04127467A (ja) * | 1990-06-04 | 1992-04-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5182473A (en) * | 1990-07-31 | 1993-01-26 | Cray Research, Inc. | Emitter emitter logic (EEL) and emitter collector dotted logic (ECDL) families |
| JPH04278719A (ja) * | 1991-03-06 | 1992-10-05 | Toshiba Corp | ソース電極結合形論理回路 |
| JP3315178B2 (ja) * | 1993-02-19 | 2002-08-19 | 三菱電機株式会社 | レベルシフト回路 |
| JPH07326936A (ja) * | 1994-06-02 | 1995-12-12 | Mitsubishi Electric Corp | 差動増幅器 |
| JPH08204536A (ja) * | 1995-01-20 | 1996-08-09 | Fujitsu Ltd | インタフェース回路及びレベル変換回路 |
| US5789941A (en) * | 1995-03-29 | 1998-08-04 | Matra Mhs | ECL level/CMOS level logic signal interfacing device |
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
| US6469562B1 (en) * | 2000-06-26 | 2002-10-22 | Jun-Ren Shih | Source follower with Vgs compensation |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0218747B1 (en) * | 1985-10-15 | 1991-05-08 | International Business Machines Corporation | Sense amplifier for amplifying signals on a biased line |
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| FR2594610A1 (fr) * | 1986-02-18 | 1987-08-21 | Labo Electronique Physique | Dispositif semiconducteur du type reseau de portes prediffuse pour circuits a la demande |
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-
1988
- 1988-03-16 JP JP63060385A patent/JP2574859B2/ja not_active Expired - Fee Related
-
1989
- 1989-03-06 KR KR1019890002739A patent/KR920004906B1/ko not_active IP Right Cessation
- 1989-03-15 US US07/323,947 patent/US4968904A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| KR920004906B1 (ko) | 1992-06-22 |
| KR890015512A (ko) | 1989-10-30 |
| JPH01235416A (ja) | 1989-09-20 |
| US4968904A (en) | 1990-11-06 |
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