JPH07326936A - 差動増幅器 - Google Patents
差動増幅器Info
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Abstract
(57)【要約】
【目的】 単相入力信号に対し振幅の等しい両相信号を
出力できる差動増幅器を提供する。 【構成】 入力側スイッチング用ＦＥＴ１およびレファ
レンス側スイッチング用ＦＥＴ２の各ソース電極の接続
点と回路の電源との間に、上記ＦＥＴ１、２からなる差
動対の定電流源となるＦＥＴ６を備え、かつ、上記ＦＥ
Ｔ６と直列に接続されたインダクタ７とを備えた。ま
た、上記ＦＥＴ１、２の各負荷３、４の値が入力側負荷
抵抗３がレファレンス側負荷抵抗４よりも小さな値のも
のとした。
出力できる差動増幅器を提供する。 【構成】 入力側スイッチング用ＦＥＴ１およびレファ
レンス側スイッチング用ＦＥＴ２の各ソース電極の接続
点と回路の電源との間に、上記ＦＥＴ１、２からなる差
動対の定電流源となるＦＥＴ６を備え、かつ、上記ＦＥ
Ｔ６と直列に接続されたインダクタ７とを備えた。ま
た、上記ＦＥＴ１、２の各負荷３、４の値が入力側負荷
抵抗３がレファレンス側負荷抵抗４よりも小さな値のも
のとした。
Description
【０００１】
【産業上の利用分野】この発明は、差動増幅器に関し、
特に単相入力信号に対し振幅の等しい両相信号を出力で
きる差動増幅器の構成に関するものである。
特に単相入力信号に対し振幅の等しい両相信号を出力で
きる差動増幅器の構成に関するものである。
【０００２】
【従来の技術】図１３は、従来の単相入力で出力が両相
の差動増幅器を示す図であり、図において、１はゲート
を入力端子とする電界効果トランジスタ（以下、ＦＥＴ
と称す）Ｑ1 、ＩＮは増幅すべき信号を入力するための
入力端子で、このＦＥＴＱ1 のゲートに接続されてい
る。また、２はゲート端子がレファレンス電圧源ＶREF
のマイナス側端子に接続され、ソース端子がＦＥＴＱ1
のソース端子と互いに接続されたＦＥＴＱ2 、３は一端
がＦＥＴＱ1 のドレイン端子に接続された負荷抵抗Ｒ1
、４は一端がＦＥＴＱ2 のドレイン端子に接続された
負荷抵抗Ｒ2 、５はアノード電極がグランドに接続さ
れ、カソード電極が前記負荷抵抗Ｒ1 およびＲ2の他端
に接続されたレベルシフト用ダイオードＤ1 、６はドレ
イン端子が前記ＦＥＴＱ1 およびＦＥＴＱ2 のソース電
極の接続点に接続され、ゲート端子とソース端子が共に
電源ＶSSに接続された定電流源用ＦＥＴＱ3 、ＶREF は
プラス側端子がグランドに接続されたレファレンス電圧
源、ＯＵＴはＦＥＴＱ2 のドレイン端子に接続された出
力端子、／ＯＵＴはＦＥＴＱ1 のドレイン端子に接続さ
れた出力端子であり、出力端子ＯＵＴからは入力端子Ｉ
Ｎに入力された信号と同相の増幅信号が、出力端子／Ｏ
ＵＴからは入力端子ＩＮに入力された信号とは逆相の増
幅信号がそれぞれ出力される。そして、以上の各回路素
子、ＦＥＴＱ1 ，ＦＥＴＱ2 ，Ｒ1 ，Ｒ2 ，Ｄ1 および
ＦＥＴＱ3 により差動増幅器が構成されている。
の差動増幅器を示す図であり、図において、１はゲート
を入力端子とする電界効果トランジスタ（以下、ＦＥＴ
と称す）Ｑ1 、ＩＮは増幅すべき信号を入力するための
入力端子で、このＦＥＴＱ1 のゲートに接続されてい
る。また、２はゲート端子がレファレンス電圧源ＶREF
のマイナス側端子に接続され、ソース端子がＦＥＴＱ1
のソース端子と互いに接続されたＦＥＴＱ2 、３は一端
がＦＥＴＱ1 のドレイン端子に接続された負荷抵抗Ｒ1
、４は一端がＦＥＴＱ2 のドレイン端子に接続された
負荷抵抗Ｒ2 、５はアノード電極がグランドに接続さ
れ、カソード電極が前記負荷抵抗Ｒ1 およびＲ2の他端
に接続されたレベルシフト用ダイオードＤ1 、６はドレ
イン端子が前記ＦＥＴＱ1 およびＦＥＴＱ2 のソース電
極の接続点に接続され、ゲート端子とソース端子が共に
電源ＶSSに接続された定電流源用ＦＥＴＱ3 、ＶREF は
プラス側端子がグランドに接続されたレファレンス電圧
源、ＯＵＴはＦＥＴＱ2 のドレイン端子に接続された出
力端子、／ＯＵＴはＦＥＴＱ1 のドレイン端子に接続さ
れた出力端子であり、出力端子ＯＵＴからは入力端子Ｉ
Ｎに入力された信号と同相の増幅信号が、出力端子／Ｏ
ＵＴからは入力端子ＩＮに入力された信号とは逆相の増
幅信号がそれぞれ出力される。そして、以上の各回路素
子、ＦＥＴＱ1 ，ＦＥＴＱ2 ，Ｒ1 ，Ｒ2 ，Ｄ1 および
ＦＥＴＱ3 により差動増幅器が構成されている。
【０００３】図１４は前記図１３で示される従来の差動
増幅器について、各端子における電圧および各ＦＥＴに
流れる電流についての時間波形を示したものである。図
１４(a) はこの時間波形を得るにあたって前記図１３で
示される従来の差動増幅器の回路パラメータをどのよう
な値に設定したかを示すものである。
増幅器について、各端子における電圧および各ＦＥＴに
流れる電流についての時間波形を示したものである。図
１４(a) はこの時間波形を得るにあたって前記図１３で
示される従来の差動増幅器の回路パラメータをどのよう
な値に設定したかを示すものである。
【０００４】また、図１４(b) に示す最上段のグラフに
おいて、破線は入力端子ＩＮへの入力電圧ＶIN、一点鎖
線は電源ＶREF の値、実線はＦＥＴＱ3 のドレイン端子
電圧ＶD3である。入力信号は−３．６±０．５Ｖ、レフ
ァレンス電圧源ＶREF は−３．６Ｖ、電源ＶSSは−５．
２Ｖであり、周期は５００ｐｓ（＝０．５ｎｓ）であ
る。
おいて、破線は入力端子ＩＮへの入力電圧ＶIN、一点鎖
線は電源ＶREF の値、実線はＦＥＴＱ3 のドレイン端子
電圧ＶD3である。入力信号は−３．６±０．５Ｖ、レフ
ァレンス電圧源ＶREF は−３．６Ｖ、電源ＶSSは−５．
２Ｖであり、周期は５００ｐｓ（＝０．５ｎｓ）であ
る。
【０００５】また、図１４(c) に示す２段目のグラフは
両相出力波形で、破線は逆相出力／ＯＵＴの電圧波形Ｖ
/OUT、実線は正相出力ＯＵＴの電圧波形ＶOUT である。
両相出力波形で、破線は逆相出力／ＯＵＴの電圧波形Ｖ
/OUT、実線は正相出力ＯＵＴの電圧波形ＶOUT である。
【０００６】また、図１４(d) に示す最下段のグラフは
ＦＥＴＱ1 ，Ｑ2 およびＱ3 各々のドレイン電流Ｉ1 ，
Ｉ2 およびＩ3 の電流波形で、実線はＩ1 、破線はＩ2
、一点鎖線はＩ3 の電流波形である。
ＦＥＴＱ1 ，Ｑ2 およびＱ3 各々のドレイン電流Ｉ1 ，
Ｉ2 およびＩ3 の電流波形で、実線はＩ1 、破線はＩ2
、一点鎖線はＩ3 の電流波形である。
【０００７】次に、動作について説明する。端子ＩＮに
入力された入力電圧がＬｏｗレベル（−３．６−０．５
Ｖ）のとき、ＦＥＴＱ1 のゲート・ソース端子間電圧Ｖ
GS1 はしきい値電圧ＶTHに対して、ＶGS1 ≒ＶTH（＝
０．１Ｖ）となり、ＦＥＴＱ1 はオフになる。一方、Ｆ
ＥＴＱ2 は、そのゲート・ソース端子間電圧がＶGS2 ≒
１Ｖ（＞＞ＶTH）であるので、オン状態になり、Ｉ2 ≒
Ｉ3 （図中、Ｉ2 とＩ3 の差はＦＥＴＱ2 のゲート・ソ
ース電流ＩGS2 である）なる電流が流れる。次に、入力
電圧がＨｉｇｈレベル（−３．６＋０．５Ｖ）のときに
は、ＶGS1 ≒１ＶとなってＦＥＴＱ1 がオン状態にな
り、Ｉ1 ≒Ｉ3 （図中Ｉ1 とＩ3 の差はＦＥＴＱ2 のゲ
ート・ソース電流ＩGS2 である）となる電流が流れるの
で、ＦＥＴＱ2 はオフ状態になる。
入力された入力電圧がＬｏｗレベル（−３．６−０．５
Ｖ）のとき、ＦＥＴＱ1 のゲート・ソース端子間電圧Ｖ
GS1 はしきい値電圧ＶTHに対して、ＶGS1 ≒ＶTH（＝
０．１Ｖ）となり、ＦＥＴＱ1 はオフになる。一方、Ｆ
ＥＴＱ2 は、そのゲート・ソース端子間電圧がＶGS2 ≒
１Ｖ（＞＞ＶTH）であるので、オン状態になり、Ｉ2 ≒
Ｉ3 （図中、Ｉ2 とＩ3 の差はＦＥＴＱ2 のゲート・ソ
ース電流ＩGS2 である）なる電流が流れる。次に、入力
電圧がＨｉｇｈレベル（−３．６＋０．５Ｖ）のときに
は、ＶGS1 ≒１ＶとなってＦＥＴＱ1 がオン状態にな
り、Ｉ1 ≒Ｉ3 （図中Ｉ1 とＩ3 の差はＦＥＴＱ2 のゲ
ート・ソース電流ＩGS2 である）となる電流が流れるの
で、ＦＥＴＱ2 はオフ状態になる。
【０００８】このようにオフ状態になるときには、ＶGS
2 ≒ＶTHとならなければならないが、ＦＥＴＱ2 のゲー
ト端子は一定電圧（ＶREF ＝−３．６Ｖ）に固定されて
いるので、定電流源用ＦＥＴＱ3 のドレイン端子電圧Ｖ
D3が上昇し、ＦＥＴＱ2 をオフすることになる。
2 ≒ＶTHとならなければならないが、ＦＥＴＱ2 のゲー
ト端子は一定電圧（ＶREF ＝−３．６Ｖ）に固定されて
いるので、定電流源用ＦＥＴＱ3 のドレイン端子電圧Ｖ
D3が上昇し、ＦＥＴＱ2 をオフすることになる。
【０００９】従って、ＦＥＴＱ3 のドレイン端子電圧は
一定の振幅、ΔＶD3≒（入力電圧振幅）／２−ＶTHで変
化していることになる。このドレイン端子電圧の変化Δ
ＶD3に比例して定電流源用ＦＥＴＱ3 に流れる電流は変
化（ΔＩ3 ）し、ΔＶD3＝ΔＩ3 ×ＲDS3 （ＦＥＴＱ3
のドレイン・ソース間のインピーダンス）であるから、
ＲDS3 が数十ｋΩと大きいときは電流の変化は非常に小
さく無視できるが、通常ＧａＡｓＭＥＳＦＥＴの場合は
数百〜１ｋΩとインピーダンスが比較的小さいため、電
流の変化が無視できない。図１４のグラフではＦＥＴＱ
3 のドレイン端子電圧はΔＶD3＝０．４Ｖ程度変化し、
これに対しＦＥＴＱ3 のインピーダンスＲDS3 が２ｋΩ
程度なので、電流の変化としてΔＩ3 ≒０．２ｍＡ程度
変化している。
一定の振幅、ΔＶD3≒（入力電圧振幅）／２−ＶTHで変
化していることになる。このドレイン端子電圧の変化Δ
ＶD3に比例して定電流源用ＦＥＴＱ3 に流れる電流は変
化（ΔＩ3 ）し、ΔＶD3＝ΔＩ3 ×ＲDS3 （ＦＥＴＱ3
のドレイン・ソース間のインピーダンス）であるから、
ＲDS3 が数十ｋΩと大きいときは電流の変化は非常に小
さく無視できるが、通常ＧａＡｓＭＥＳＦＥＴの場合は
数百〜１ｋΩとインピーダンスが比較的小さいため、電
流の変化が無視できない。図１４のグラフではＦＥＴＱ
3 のドレイン端子電圧はΔＶD3＝０．４Ｖ程度変化し、
これに対しＦＥＴＱ3 のインピーダンスＲDS3 が２ｋΩ
程度なので、電流の変化としてΔＩ3 ≒０．２ｍＡ程度
変化している。
【００１０】この影響でＦＥＴＱ1 およびＦＥＴＱ2 の
ドレイン電流振幅の間にはＩ1 −Ｉ2 ＝（１．７７ｍＡ
p-p ）−（１．６４ｍＡp-p ）＝０．１３ｍＡの差が生
じ、出力端子ＯＵＴおよび／ＯＵＴではこの電流振幅差
と負荷抵抗Ｒ1 あるいはＲ2の値との積（Ｉ1 −Ｉ2 ）
・Ｒ1 ＝０．１３ｍＡ×６００Ω＝７８ｍＶ（これはＶ
OUT ＝１．０５Ｖp-p とＶ/OUT＝０．９７Ｖp-p との差
８０ｍＶにほぼ一致する）の分だけ両出力端子における
出力電圧振幅に差が生じるものであった。
ドレイン電流振幅の間にはＩ1 −Ｉ2 ＝（１．７７ｍＡ
p-p ）−（１．６４ｍＡp-p ）＝０．１３ｍＡの差が生
じ、出力端子ＯＵＴおよび／ＯＵＴではこの電流振幅差
と負荷抵抗Ｒ1 あるいはＲ2の値との積（Ｉ1 −Ｉ2 ）
・Ｒ1 ＝０．１３ｍＡ×６００Ω＝７８ｍＶ（これはＶ
OUT ＝１．０５Ｖp-p とＶ/OUT＝０．９７Ｖp-p との差
８０ｍＶにほぼ一致する）の分だけ両出力端子における
出力電圧振幅に差が生じるものであった。
【００１１】
【発明が解決しようとする課題】従来の差動増幅回路
は、以上のように構成されていたので、入力信号電圧の
高い時と低い時とで、ＦＥＴＱ1 およびＦＥＴＱ2 をオ
ン、オフする動作機構が異なり、ドレイン・ソース間イ
ンピーダンスの小さいＦＥＴＱ3 では、流れる信号電流
Ｉ1 、Ｉ2 の値にどうしても差が生じ、そのため出力電
圧振幅に差が生じてしまうという問題があった。
は、以上のように構成されていたので、入力信号電圧の
高い時と低い時とで、ＦＥＴＱ1 およびＦＥＴＱ2 をオ
ン、オフする動作機構が異なり、ドレイン・ソース間イ
ンピーダンスの小さいＦＥＴＱ3 では、流れる信号電流
Ｉ1 、Ｉ2 の値にどうしても差が生じ、そのため出力電
圧振幅に差が生じてしまうという問題があった。
【００１２】本発明は上記のような問題点を解決するた
めになされたもので、単相入力−両相出力の差動増幅器
において、振幅の等しい出力信号を得ることができる差
動増幅器を得ることを目的としている。
めになされたもので、単相入力−両相出力の差動増幅器
において、振幅の等しい出力信号を得ることができる差
動増幅器を得ることを目的としている。
【００１３】
【課題を解決するための手段】この発明に係る差動増幅
器は、差動対を構成する入力側及びレファレンス側のス
イッチング用ＦＥＴと、上記各スイッチング用ＦＥＴに
流れる各電流の和の電流を流すための定電流源となるＦ
ＥＴと、上記両スイッチング用ＦＥＴの各ソース電極の
接続点と回路の電源との間に、上記定電流源となるＦＥ
Ｔと直列に接続されたインダクタとを備えてなるもので
ある。
器は、差動対を構成する入力側及びレファレンス側のス
イッチング用ＦＥＴと、上記各スイッチング用ＦＥＴに
流れる各電流の和の電流を流すための定電流源となるＦ
ＥＴと、上記両スイッチング用ＦＥＴの各ソース電極の
接続点と回路の電源との間に、上記定電流源となるＦＥ
Ｔと直列に接続されたインダクタとを備えてなるもので
ある。
【００１４】またこの発明は、上記差動増幅器におい
て、差動対を構成する両スイッチング用ＦＥＴの各ソー
ス電極の接続点と、定電流源となるＦＥＴのドレイン電
極とを接続し、上記定電流源となるＦＥＴのゲート電極
と該定電流源となるＦＥＴのソース電極とを接続し、該
定電流源となるＦＥＴのソース電極と回路の電源との間
にインダクタを接続してなるものである。
て、差動対を構成する両スイッチング用ＦＥＴの各ソー
ス電極の接続点と、定電流源となるＦＥＴのドレイン電
極とを接続し、上記定電流源となるＦＥＴのゲート電極
と該定電流源となるＦＥＴのソース電極とを接続し、該
定電流源となるＦＥＴのソース電極と回路の電源との間
にインダクタを接続してなるものである。
【００１５】またこの発明は、上記差動増幅器におい
て、定電流源となるＦＥＴのソース電極と回路の電源と
を接続し、該定電流源となるＦＥＴのドレイン電極と、
上記両スイッチング用ＦＥＴの各ソース電極の接続点と
の間に、上記インダクタを接続し、該定電流源となるＦ
ＥＴのゲート電極を回路の電源に接続してなるものであ
る。
て、定電流源となるＦＥＴのソース電極と回路の電源と
を接続し、該定電流源となるＦＥＴのドレイン電極と、
上記両スイッチング用ＦＥＴの各ソース電極の接続点と
の間に、上記インダクタを接続し、該定電流源となるＦ
ＥＴのゲート電極を回路の電源に接続してなるものであ
る。
【００１６】またこの発明は、上記差動増幅器におい
て、上記両スイッチングＦＥＴの各ソース電極の接続点
と、定電流源となるＦＥＴのドレイン電極とを接続し、
該定電流源となるＦＥＴのソース電極と回路の電源の間
に、上記インダクタを接続し、該定電流源となるＦＥＴ
のゲート電極を、上記インダクタの、回路の電源に接続
された一端に接続してなるものである。
て、上記両スイッチングＦＥＴの各ソース電極の接続点
と、定電流源となるＦＥＴのドレイン電極とを接続し、
該定電流源となるＦＥＴのソース電極と回路の電源の間
に、上記インダクタを接続し、該定電流源となるＦＥＴ
のゲート電極を、上記インダクタの、回路の電源に接続
された一端に接続してなるものである。
【００１７】また、この発明にかかる差動増幅器は、差
動対を構成する入力側及びレファレンス側のスイッチン
グ用ＦＥＴと、上記各スイッチング用ＦＥＴに流れる各
電流の和の電流を流すための定電流源となるＦＥＴとを
備え、上記入力側及びレファレンス側のスイッチング用
ＦＥＴの各負荷の値が、該負荷の値と各負荷を流れる電
流値との積が両ＦＥＴで等しくなるよう、入力側をレフ
ァレンス側よりも小さくしてなるものである。
動対を構成する入力側及びレファレンス側のスイッチン
グ用ＦＥＴと、上記各スイッチング用ＦＥＴに流れる各
電流の和の電流を流すための定電流源となるＦＥＴとを
備え、上記入力側及びレファレンス側のスイッチング用
ＦＥＴの各負荷の値が、該負荷の値と各負荷を流れる電
流値との積が両ＦＥＴで等しくなるよう、入力側をレフ
ァレンス側よりも小さくしてなるものである。
【００１８】またこの発明は、上記差動増幅器におい
て、上記入力側及びレファレンス側のスイッチング用Ｆ
ＥＴの負荷は、入力側とレファレンス側とで抵抗値の相
異なる抵抗からなるものである。
て、上記入力側及びレファレンス側のスイッチング用Ｆ
ＥＴの負荷は、入力側とレファレンス側とで抵抗値の相
異なる抵抗からなるものである。
【００１９】またこの発明は、上記差動増幅器におい
て、上記入力側のスイッチング用ＦＥＴの負荷は、所定
の抵抗値をもつ抵抗と、容量と抵抗よりなる負荷抵抗調
整用の直列回路との並列回路よりなり、上記レファレン
ス側スイッチング用ＦＥＴの負荷は上記所定の抵抗値を
もつ抵抗からなるものである。
て、上記入力側のスイッチング用ＦＥＴの負荷は、所定
の抵抗値をもつ抵抗と、容量と抵抗よりなる負荷抵抗調
整用の直列回路との並列回路よりなり、上記レファレン
ス側スイッチング用ＦＥＴの負荷は上記所定の抵抗値を
もつ抵抗からなるものである。
【００２０】またこの発明は、上記差動増幅器におい
て、入力側のスイッチング用ＦＥＴの負荷は所定の抵抗
値をもつ抵抗よりなり、レファレンス側のスイッチング
用ＦＥＴの負荷は、上記抵抗と負荷抵抗調整用のインダ
クタとの直列回路よりなるものである。
て、入力側のスイッチング用ＦＥＴの負荷は所定の抵抗
値をもつ抵抗よりなり、レファレンス側のスイッチング
用ＦＥＴの負荷は、上記抵抗と負荷抵抗調整用のインダ
クタとの直列回路よりなるものである。
【００２１】
【作用】この発明においては、差動対を構成する入力側
及びレファレンス側のスイッチング用ＦＥＴと、上記各
スイッチング用ＦＥＴに流れる各電流の和の電流を流す
ための定電流源となるＦＥＴと、上記両スイッチング用
ＦＥＴの各ソース電極の接続点と回路の電源との間に、
上記定電流源となるＦＥＴと直列に接続されたインダク
タとを備えてなるから、上記インダクタは、直流に対し
ては負荷とならず、定電流源となるＦＥＴに流れる信号
電流の変動を小さくし、出力電圧の差を小さくできる。
及びレファレンス側のスイッチング用ＦＥＴと、上記各
スイッチング用ＦＥＴに流れる各電流の和の電流を流す
ための定電流源となるＦＥＴと、上記両スイッチング用
ＦＥＴの各ソース電極の接続点と回路の電源との間に、
上記定電流源となるＦＥＴと直列に接続されたインダク
タとを備えてなるから、上記インダクタは、直流に対し
ては負荷とならず、定電流源となるＦＥＴに流れる信号
電流の変動を小さくし、出力電圧の差を小さくできる。
【００２２】また、この発明においては、上記差動対を
構成する両スイッチング用ＦＥＴの各ソース電極の接続
点と、定電流源となるＦＥＴのドレイン電極とを接続
し、上記定電流源となるＦＥＴのゲート電極と該定電流
源となるＦＥＴのソース電極とを接続し、該定電流源と
なるＦＥＴのソース電極と回路の電源との間に、上記イ
ンダクタを接続したから、上記インダクタは直流に対し
ては負荷とならず、定電流源となるＦＥＴに流れる信号
電流の変動を小さくし、出力電圧の差を小さくできる。
構成する両スイッチング用ＦＥＴの各ソース電極の接続
点と、定電流源となるＦＥＴのドレイン電極とを接続
し、上記定電流源となるＦＥＴのゲート電極と該定電流
源となるＦＥＴのソース電極とを接続し、該定電流源と
なるＦＥＴのソース電極と回路の電源との間に、上記イ
ンダクタを接続したから、上記インダクタは直流に対し
ては負荷とならず、定電流源となるＦＥＴに流れる信号
電流の変動を小さくし、出力電圧の差を小さくできる。
【００２３】また、この発明においては、上記定電流源
となるＦＥＴのソース電極と回路の電源とを接続し、該
定電流源となるＦＥＴのドレイン電極と、上記両スイッ
チング用ＦＥＴの各ソース電極の接続点との間に、上記
インダクタを接続し、該定電流源となるＦＥＴのゲート
電極と回路の電源とを接続したから、上記インダクタ
は、直流に対しては負荷とならず、定電流源となるＦＥ
Ｔに流れる電流の変動を小さくし、出力電圧の差を小さ
くできる。
となるＦＥＴのソース電極と回路の電源とを接続し、該
定電流源となるＦＥＴのドレイン電極と、上記両スイッ
チング用ＦＥＴの各ソース電極の接続点との間に、上記
インダクタを接続し、該定電流源となるＦＥＴのゲート
電極と回路の電源とを接続したから、上記インダクタ
は、直流に対しては負荷とならず、定電流源となるＦＥ
Ｔに流れる電流の変動を小さくし、出力電圧の差を小さ
くできる。
【００２４】また、この発明においては、上記両スイッ
チングＦＥＴの各ソース電極の接続点と、定電流源とな
るＦＥＴのドレイン電極とを接続し、該定電流源となる
ＦＥＴのソース電極と回路の電源の間に、上記インダク
タを接続し、該定電流源となるＦＥＴのゲート電極を、
上記インダクタの、回路の電源に接続されている一端に
接続したから、上記作用を得るインダクタのインダクタ
ンスの値を小さく出来る。
チングＦＥＴの各ソース電極の接続点と、定電流源とな
るＦＥＴのドレイン電極とを接続し、該定電流源となる
ＦＥＴのソース電極と回路の電源の間に、上記インダク
タを接続し、該定電流源となるＦＥＴのゲート電極を、
上記インダクタの、回路の電源に接続されている一端に
接続したから、上記作用を得るインダクタのインダクタ
ンスの値を小さく出来る。
【００２５】また、この発明においては、差動対を構成
する入力側及びレファレンス側のスイッチング用ＦＥＴ
と、上記各スイッチング用ＦＥＴに流れる各電流の和の
電流を流すための定電流源となるＦＥＴとを備え、上記
入力側及びレファレンス側のスイッチング用ＦＥＴの各
負荷の値が、該負荷の値と各負荷を流れる電流値との積
が両トランジスタで等しくなるように入力側をレファレ
ンス側よりも小さくしたから、出力電圧を等しくするこ
とが出来る。
する入力側及びレファレンス側のスイッチング用ＦＥＴ
と、上記各スイッチング用ＦＥＴに流れる各電流の和の
電流を流すための定電流源となるＦＥＴとを備え、上記
入力側及びレファレンス側のスイッチング用ＦＥＴの各
負荷の値が、該負荷の値と各負荷を流れる電流値との積
が両トランジスタで等しくなるように入力側をレファレ
ンス側よりも小さくしたから、出力電圧を等しくするこ
とが出来る。
【００２６】また、この発明においては、上記入力側及
びレファレンス側のスイッチング用ＦＥＴの負荷は、入
力側とレファレンス側とで抵抗値の相異なる抵抗からな
るので、出力電圧を等しくすることが出来る。
びレファレンス側のスイッチング用ＦＥＴの負荷は、入
力側とレファレンス側とで抵抗値の相異なる抵抗からな
るので、出力電圧を等しくすることが出来る。
【００２７】また、この発明においては、上記入力側の
スイッチング用ＦＥＴの負荷は、所定の抵抗値をもつ抵
抗と、容量と抵抗よりなる負荷抵抗調整用の直列回路と
の並列回路よりなり、上記レファレンス側スイッチング
用ＦＥＴの負荷は上記所定の抵抗値をもつ抵抗からなる
から、上記各スイッチング用ＦＥＴの各負荷を直流に対
しては同じで、信号に対しては変化させることができ、
出力電圧を等しくすることが出来る。
スイッチング用ＦＥＴの負荷は、所定の抵抗値をもつ抵
抗と、容量と抵抗よりなる負荷抵抗調整用の直列回路と
の並列回路よりなり、上記レファレンス側スイッチング
用ＦＥＴの負荷は上記所定の抵抗値をもつ抵抗からなる
から、上記各スイッチング用ＦＥＴの各負荷を直流に対
しては同じで、信号に対しては変化させることができ、
出力電圧を等しくすることが出来る。
【００２８】また、この発明においては、上記入力側の
スイッチング用ＦＥＴの負荷は所定の抵抗値をもつ抵抗
よりなり、レファレンス側のスイッチング用ＦＥＴの負
荷は、上記抵抗と負荷抵抗調整用のインダクタとの直列
回路よりなるから、上記各スイッチング用ＦＥＴの各負
荷を直流に対しては同じで、信号に対しては変化させる
ことができ、出力電圧を等しくすることが出来る。
スイッチング用ＦＥＴの負荷は所定の抵抗値をもつ抵抗
よりなり、レファレンス側のスイッチング用ＦＥＴの負
荷は、上記抵抗と負荷抵抗調整用のインダクタとの直列
回路よりなるから、上記各スイッチング用ＦＥＴの各負
荷を直流に対しては同じで、信号に対しては変化させる
ことができ、出力電圧を等しくすることが出来る。
【００２９】
実施例１．図１はこの発明の第一の実施例による差動増
幅器の構成を示す回路図であり、図において、図１３と
同一符号は同一または相当するものを示す。７は定電流
源用ＦＥＴＱ3 のゲート端子とソース端子の接続点に接
続され他端が電圧源ＶSSに接続されたインダクタＬ1 で
ある。
幅器の構成を示す回路図であり、図において、図１３と
同一符号は同一または相当するものを示す。７は定電流
源用ＦＥＴＱ3 のゲート端子とソース端子の接続点に接
続され他端が電圧源ＶSSに接続されたインダクタＬ1 で
ある。
【００３０】次に動作について説明する。本実施例では
インダクタＬ1 はＦＥＴＱ3 に直列に接続されているた
め、定電流源全体のインピーダンスは次式で表される。 定電流源インピーダンス＝ＲDS3 ＋ＺL ＝ＲDS3 ＋２π
ｆＬ ＝ＲDS3 ＋２πＬ／Ｔ ただし、ＺL はインダクタＬ1 のインピーダンス，Ｌは
インダクタンス，ｆは入力信号の周波数，Ｔは周期であ
る。入力信号がある周波数以上では、Ｌが非常に大きな
値となるので、定電流源インピーダンスは増加する。し
かも、ＤＣにおいてＺL ＝０（Ｔ→∞）となり、インダ
クタの効果は無視されるので、各素子のバイアス電圧に
ついては、図１３で示される従来例と同じである。
インダクタＬ1 はＦＥＴＱ3 に直列に接続されているた
め、定電流源全体のインピーダンスは次式で表される。 定電流源インピーダンス＝ＲDS3 ＋ＺL ＝ＲDS3 ＋２π
ｆＬ ＝ＲDS3 ＋２πＬ／Ｔ ただし、ＺL はインダクタＬ1 のインピーダンス，Ｌは
インダクタンス，ｆは入力信号の周波数，Ｔは周期であ
る。入力信号がある周波数以上では、Ｌが非常に大きな
値となるので、定電流源インピーダンスは増加する。し
かも、ＤＣにおいてＺL ＝０（Ｔ→∞）となり、インダ
クタの効果は無視されるので、各素子のバイアス電圧に
ついては、図１３で示される従来例と同じである。
【００３１】図３は前記図１で示される差動増幅器につ
いて、各端子における電圧および各ＦＥＴに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期についても図１４と同様である。
いて、各端子における電圧および各ＦＥＴに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期についても図１４と同様である。
【００３２】図３において、インダクタＬ1 のインダク
タンスの値を１．５μＨとすると、入力信号の周期Ｔが
５００ｐｓのものに対してインピーダンスＺL は約１
８．８ｋΩとなり、定電流源全体のインピーダンスは約
２０ｋΩとなる。図３に示されるように、ＦＥＴＱ3 の
ドレイン電圧ＶDSが０．４Ｖp-p 変動しても、電流ΔＩ
3 （＝ΔＶDS／定電流源インピーダンス）は２０μＡ
で、従来の１／１０に低減されており、電流Ｉ3 はほぼ
一定値となる。従って、電流振幅はＩ1 ≒Ｉ2 となり、
出力端子ＯＵＴおよび／ＯＵＴでは、ＶOUT ≒Ｖ/OUT≒
１Ｖとなり、ほぼ等しい信号振幅を得ることができる。
タンスの値を１．５μＨとすると、入力信号の周期Ｔが
５００ｐｓのものに対してインピーダンスＺL は約１
８．８ｋΩとなり、定電流源全体のインピーダンスは約
２０ｋΩとなる。図３に示されるように、ＦＥＴＱ3 の
ドレイン電圧ＶDSが０．４Ｖp-p 変動しても、電流ΔＩ
3 （＝ΔＶDS／定電流源インピーダンス）は２０μＡ
で、従来の１／１０に低減されており、電流Ｉ3 はほぼ
一定値となる。従って、電流振幅はＩ1 ≒Ｉ2 となり、
出力端子ＯＵＴおよび／ＯＵＴでは、ＶOUT ≒Ｖ/OUT≒
１Ｖとなり、ほぼ等しい信号振幅を得ることができる。
【００３３】このように、本実施例１では、スイッチン
グ用ＦＥＴＱ1 、Ｑ2 の各ソース端子と定電流源用ＦＥ
ＴＱ3 のドレイン端子とが接続され、定電流源用ＦＥＴ
Ｑ3のゲート端子とソース端子が接続された接続点と、
回路の電源との間にインダクタを挿入することにより、
等しい出力電圧振幅を得ることができる。
グ用ＦＥＴＱ1 、Ｑ2 の各ソース端子と定電流源用ＦＥ
ＴＱ3 のドレイン端子とが接続され、定電流源用ＦＥＴ
Ｑ3のゲート端子とソース端子が接続された接続点と、
回路の電源との間にインダクタを挿入することにより、
等しい出力電圧振幅を得ることができる。
【００３４】実施例２．上記第１の実施例ではインダク
タを定電流源用ＦＥＴＱ3 のソース端子に直列に接続し
たが、このインダクタは、ドレイン端子と、スイッチン
グ用ＦＥＴＱ1、Ｑ2 のソース端子の接続点との間に接
続しても同様の効果が得られる。
タを定電流源用ＦＥＴＱ3 のソース端子に直列に接続し
たが、このインダクタは、ドレイン端子と、スイッチン
グ用ＦＥＴＱ1、Ｑ2 のソース端子の接続点との間に接
続しても同様の効果が得られる。
【００３５】図２にこの発明の第２の実施例による差動
増幅器の回路図を示す。図において、図１３と同一符号
は同一または相当するものを示す。８はスイッチング用
ＦＥＴＱ1 およびＱ2 の両ソース端子の接続点と、定電
流源用ＦＥＴＱ3 のドレイン端子との間に接続されたイ
ンダクタＬ2 である。
増幅器の回路図を示す。図において、図１３と同一符号
は同一または相当するものを示す。８はスイッチング用
ＦＥＴＱ1 およびＱ2 の両ソース端子の接続点と、定電
流源用ＦＥＴＱ3 のドレイン端子との間に接続されたイ
ンダクタＬ2 である。
【００３６】図４は前記図２で示される差動増幅器につ
いて、各端子における電圧および各ＦＥＴに流れる電流
についての時間波形を示したものであり、各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期についても図１４と同様である。
いて、各端子における電圧および各ＦＥＴに流れる電流
についての時間波形を示したものであり、各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期についても図１４と同様である。
【００３７】図４において、電流Ｉ3 はほぼ一定とな
り、実施例１の場合と同様に、等しい出力電圧振幅（Ｖ
OUT ≒Ｖ/OUT）を得ることができる。
り、実施例１の場合と同様に、等しい出力電圧振幅（Ｖ
OUT ≒Ｖ/OUT）を得ることができる。
【００３８】このように、本実施例２では、定電流源用
ＦＥＴＱ3 のソース端子が回路の電源に接続され、定電
流源用ＦＥＴＱ3 のドレイン端子とスイッチング用ＦＥ
ＴＱ1 、Ｑ2 の各ソース端子の接続点の間にインダクタ
Ｌ2 を挿入し、定電流源用ＦＥＴＱ3 のゲート端子を回
路の電源に接続するようにしたので、実施例１の場合と
同様に、等しい出力電圧振幅を得ることができる。
ＦＥＴＱ3 のソース端子が回路の電源に接続され、定電
流源用ＦＥＴＱ3 のドレイン端子とスイッチング用ＦＥ
ＴＱ1 、Ｑ2 の各ソース端子の接続点の間にインダクタ
Ｌ2 を挿入し、定電流源用ＦＥＴＱ3 のゲート端子を回
路の電源に接続するようにしたので、実施例１の場合と
同様に、等しい出力電圧振幅を得ることができる。
【００３９】実施例３．図５は本発明の第３の実施例を
示す回路図である。図において、図１３と同一符号は同
一または相当するものを示す。９は一端が定電流源用Ｆ
ＥＴＱ3 のソース端子に接続され、他端が定電流源用Ｆ
ＥＴＱ3 のゲート端子および電圧源ＶSSに接続されたイ
ンダクタＬ3 である。
示す回路図である。図において、図１３と同一符号は同
一または相当するものを示す。９は一端が定電流源用Ｆ
ＥＴＱ3 のソース端子に接続され、他端が定電流源用Ｆ
ＥＴＱ3 のゲート端子および電圧源ＶSSに接続されたイ
ンダクタＬ3 である。
【００４０】次に動作について説明する。本実施例３に
おいては、インダクタＬ3 が定電流源用ＦＥＴＱ3 に接
続されているので、ある周波数以上において定電流源全
体のインピーダンスが上がると同時に、電流Ｉ3 がΔＩ
3 だけ増加しようとすると定電流源用ＦＥＴＱ3 のソー
ス端子の電位ＶSSがΔＩ3 ・ＺL だけ上昇するので、ゲ
ート・ソース間電圧ＶGS3 が下がり、定電流源ＦＥＴＱ
3 に流れる電流を減少させる方向に作用する。
おいては、インダクタＬ3 が定電流源用ＦＥＴＱ3 に接
続されているので、ある周波数以上において定電流源全
体のインピーダンスが上がると同時に、電流Ｉ3 がΔＩ
3 だけ増加しようとすると定電流源用ＦＥＴＱ3 のソー
ス端子の電位ＶSSがΔＩ3 ・ＺL だけ上昇するので、ゲ
ート・ソース間電圧ＶGS3 が下がり、定電流源ＦＥＴＱ
3 に流れる電流を減少させる方向に作用する。
【００４１】従って、本実施例３においては、前記第１
および第２の実施例で示されるインダクタよりも比較的
インダクタンスの小さなもので回路を構成できる。
および第２の実施例で示されるインダクタよりも比較的
インダクタンスの小さなもので回路を構成できる。
【００４２】図６は前記図５で示される差動増幅器につ
いて、各端子における電圧および各ＦＥＴに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期については図１４と同様である。図においてイ
ンダクタＬ3 の値は０．０５μｍであり、前記実施例１
および２で示されるインダクタＬ1 ，Ｌ2 の１／３０の
値である。電流Ｉ3 はほぼ一定値をとり、電流Ｉ1 ，Ｉ
2 の振幅はＩ1 ≒Ｉ2 ＝１．６８ｍＡp-p となり、出力
端子ＯＵＴおよび／ＯＵＴの出力電圧振幅はＶOUT ≒Ｖ
/OUT＝１．０Ｖと等しくなる。
いて、各端子における電圧および各ＦＥＴに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期については図１４と同様である。図においてイ
ンダクタＬ3 の値は０．０５μｍであり、前記実施例１
および２で示されるインダクタＬ1 ，Ｌ2 の１／３０の
値である。電流Ｉ3 はほぼ一定値をとり、電流Ｉ1 ，Ｉ
2 の振幅はＩ1 ≒Ｉ2 ＝１．６８ｍＡp-p となり、出力
端子ＯＵＴおよび／ＯＵＴの出力電圧振幅はＶOUT ≒Ｖ
/OUT＝１．０Ｖと等しくなる。
【００４３】このように本実施例３では、スイッチング
用ＦＥＴＱ1 、Ｑ2 の各ソース端子の接続点と、定電流
源用ＦＥＴＱ3 のドレイン端子が接続され、定電流源用
ＦＥＴＱ3 のソース端子と回路の電源との間にインダク
タＬ3 を接続し定電流源用ＦＥＴＱ3 のゲート端子を回
路の電源とつながったインダクタＬ3 の一端に接続した
から、実施例１および実施例２の場合より小さなインダ
クタンスのインダクタで回路を構成でき、実施例１およ
び実施例２と同様に、等しい出力電圧振幅（ＶOUT ≒Ｖ
/OUT）を得ることができる。
用ＦＥＴＱ1 、Ｑ2 の各ソース端子の接続点と、定電流
源用ＦＥＴＱ3 のドレイン端子が接続され、定電流源用
ＦＥＴＱ3 のソース端子と回路の電源との間にインダク
タＬ3 を接続し定電流源用ＦＥＴＱ3 のゲート端子を回
路の電源とつながったインダクタＬ3 の一端に接続した
から、実施例１および実施例２の場合より小さなインダ
クタンスのインダクタで回路を構成でき、実施例１およ
び実施例２と同様に、等しい出力電圧振幅（ＶOUT ≒Ｖ
/OUT）を得ることができる。
【００４４】実施例４．図７は本発明の第４の実施例を
示す回路図である。図において、図１３と同一符号は同
一または相当するものを示す。１０は一端がダイオード
Ｄ1 のカソード端子に接続され、他端が入力側のスイッ
チング用ＦＥＴＱ1 のドレイン端子に接続された負荷抵
抗Ｒ3 である。
示す回路図である。図において、図１３と同一符号は同
一または相当するものを示す。１０は一端がダイオード
Ｄ1 のカソード端子に接続され、他端が入力側のスイッ
チング用ＦＥＴＱ1 のドレイン端子に接続された負荷抵
抗Ｒ3 である。
【００４５】次に動作について説明する。本実施例４に
おける差動増幅器は、定電流源の電流の変動ΔＩ3 に起
因する電流振幅Ｉ1 およびＩ2 の差に対し、入力側のス
イッチングＦＥＴＱ1 の負荷とレファレンス側のスイッ
チングＦＥＴＱ2 の負荷の各々の抵抗値を変えることに
より、振幅の等しい両相信号出力を得ることができる。
おける差動増幅器は、定電流源の電流の変動ΔＩ3 に起
因する電流振幅Ｉ1 およびＩ2 の差に対し、入力側のス
イッチングＦＥＴＱ1 の負荷とレファレンス側のスイッ
チングＦＥＴＱ2 の負荷の各々の抵抗値を変えることに
より、振幅の等しい両相信号出力を得ることができる。
【００４６】図７において、ＦＥＴＱ1 の負荷である抵
抗Ｒ3 は、Ｉ1 ・Ｒ3 ＝Ｉ2 ・Ｒ2（＝ＯＵＴ，／ＯＵ
Ｔ端子からの出力振幅）を満たすような値とする。
抗Ｒ3 は、Ｉ1 ・Ｒ3 ＝Ｉ2 ・Ｒ2（＝ＯＵＴ，／ＯＵ
Ｔ端子からの出力振幅）を満たすような値とする。
【００４７】図８は前記図７で示される差動増幅器につ
いて、各端子における電圧および各ＦＥＴに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期については図１４と同様である。図において、
負荷Ｒ2 の値６００Ωに対して、スイッチングＦＥＴＱ
1 およびＱ2 に流れる電流Ｉ1 ，Ｉ2 の電流振幅はそれ
ぞれ１．７７ｍＡp-p，１．６４ｍＡp-p であるので、
Ｒ3 ＝Ｉ2p-p・Ｒ2 ／Ｉ1p-p≒５５０Ωとした。この結
果、両相の出力電圧振幅はＶOUT ＝０．９７Ｖp-p ，Ｖ
/OUT＝０．９８Ｖp-p とほぼ等しくなる。
いて、各端子における電圧および各ＦＥＴに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期については図１４と同様である。図において、
負荷Ｒ2 の値６００Ωに対して、スイッチングＦＥＴＱ
1 およびＱ2 に流れる電流Ｉ1 ，Ｉ2 の電流振幅はそれ
ぞれ１．７７ｍＡp-p，１．６４ｍＡp-p であるので、
Ｒ3 ＝Ｉ2p-p・Ｒ2 ／Ｉ1p-p≒５５０Ωとした。この結
果、両相の出力電圧振幅はＶOUT ＝０．９７Ｖp-p ，Ｖ
/OUT＝０．９８Ｖp-p とほぼ等しくなる。
【００４８】このように、本実施例４では、スイッチン
グ用ＦＥＴＱ1 、Ｑ2 の負荷Ｒ1 、Ｒ2 の抵抗値を変え
ることにより、等しい出力電圧振幅を得ることができ
る。
グ用ＦＥＴＱ1 、Ｑ2 の負荷Ｒ1 、Ｒ2 の抵抗値を変え
ることにより、等しい出力電圧振幅を得ることができ
る。
【００４９】実施例５．図９は本発明の第５の実施例を
示す回路図である。図において、図１３と同一符号は同
一または相当するものを示す。１１は一端がダイオード
Ｄ1 のカソード端子に接続された容量Ｃ1 、１２は一端
が前記Ｃ1 の他端に接続され、他端がＦＥＴＱ1 のドレ
イン端子に接続された抵抗Ｒ4 である。
示す回路図である。図において、図１３と同一符号は同
一または相当するものを示す。１１は一端がダイオード
Ｄ1 のカソード端子に接続された容量Ｃ1 、１２は一端
が前記Ｃ1 の他端に接続され、他端がＦＥＴＱ1 のドレ
イン端子に接続された抵抗Ｒ4 である。
【００５０】次に動作について説明する。前記第４の実
施例においては、負荷抵抗Ｒ2 とＲ3 の値が異なるため
に、スイッチング用ＦＥＴＱ1 とＱ2 のドレインバイア
ス電圧に差が生じるが、本実施例５ではＤＣバイアスに
対しては抵抗Ｒ4 は見えないので、ＦＥＴの負荷はＲ1
＝Ｒ2 となり、ドレインバイアス電圧には差が生じな
い。しかし、ある周波数以上では容量Ｃ1 のインピーダ
ンスＺC が（２πｆＣ）-1≒０となるため、ＦＥＴＱ1
の負荷は抵抗Ｒ1 とＲ4 の並列回路ＲP ＝（Ｒ1-1＋Ｒ4
-1）-1で表わされるから、電流振幅Ｉ1 ，Ｉ2 に対し
てＩ1 ・ＲP ＝Ｉ2 ・Ｒ2 となるよう抵抗Ｒ4 の値を与
えることにより、両相の振幅の等しい出力信号が得られ
る。
施例においては、負荷抵抗Ｒ2 とＲ3 の値が異なるため
に、スイッチング用ＦＥＴＱ1 とＱ2 のドレインバイア
ス電圧に差が生じるが、本実施例５ではＤＣバイアスに
対しては抵抗Ｒ4 は見えないので、ＦＥＴの負荷はＲ1
＝Ｒ2 となり、ドレインバイアス電圧には差が生じな
い。しかし、ある周波数以上では容量Ｃ1 のインピーダ
ンスＺC が（２πｆＣ）-1≒０となるため、ＦＥＴＱ1
の負荷は抵抗Ｒ1 とＲ4 の並列回路ＲP ＝（Ｒ1-1＋Ｒ4
-1）-1で表わされるから、電流振幅Ｉ1 ，Ｉ2 に対し
てＩ1 ・ＲP ＝Ｉ2 ・Ｒ2 となるよう抵抗Ｒ4 の値を与
えることにより、両相の振幅の等しい出力信号が得られ
る。
【００５１】図１０は前記図９で示される差動増幅器に
ついて、各端子における電圧および各ＦＥＴに流れる電
流についての時間波形を示したものである。各グラフの
記号および線種、また入力電圧および各電圧源の値、入
力信号周期については図１４と同様である。図におい
て、容量Ｃ1 を１０ｐＦ、抵抗Ｒ4 を６６００Ωとし
た。並列回路の抵抗ＲP ＝（６００-1＋６６１０-1）-1
≒５５０Ωであるから、出力振幅はＶOUT＝１．００Ｖp
-p ，Ｖ/OUT＝０．９９Ｖp-p と等しくなる。
ついて、各端子における電圧および各ＦＥＴに流れる電
流についての時間波形を示したものである。各グラフの
記号および線種、また入力電圧および各電圧源の値、入
力信号周期については図１４と同様である。図におい
て、容量Ｃ1 を１０ｐＦ、抵抗Ｒ4 を６６００Ωとし
た。並列回路の抵抗ＲP ＝（６００-1＋６６１０-1）-1
≒５５０Ωであるから、出力振幅はＶOUT＝１．００Ｖp
-p ，Ｖ/OUT＝０．９９Ｖp-p と等しくなる。
【００５２】このように本実施例では、入力側スイッチ
ング用ＦＥＴＱ1 の負荷は所定の抵抗値をもつ抵抗と、
容量と抵抗よりなる負荷低抗調整用の直列回路との並列
回路よりなり、レファレンス側スイッチング用ＦＥＴＱ
2 の負荷は、上記所定の抵抗値を持つ抵抗よりなるの
で、直流に対しては等しく、信号に対しては異なった負
荷の値を持ち、安定した、等しい出力電圧振幅を得るこ
とができる。
ング用ＦＥＴＱ1 の負荷は所定の抵抗値をもつ抵抗と、
容量と抵抗よりなる負荷低抗調整用の直列回路との並列
回路よりなり、レファレンス側スイッチング用ＦＥＴＱ
2 の負荷は、上記所定の抵抗値を持つ抵抗よりなるの
で、直流に対しては等しく、信号に対しては異なった負
荷の値を持ち、安定した、等しい出力電圧振幅を得るこ
とができる。
【００５３】実施例６．図１１は本発明の第６の実施例
を示す回路図である。図において、図１３と同一符号は
同一または相当するものを示す。１３は一端がダイオー
ドＤ1 のカソード端子に接続され、他端がＦＥＴＱ1 の
ドレイン端子に接続された負荷抵抗Ｒ5、１４は、ダイ
オードＤ1 のカソード端子と、一端がレファレンス側Ｆ
ＥＴＱ2のドレイン端子に接続されたインダクタＬ4 の
他端との間に接続された負荷抵抗Ｒ6 、１５は負荷抵抗
Ｒ6 とＦＥＴＱ2 のドレイン端子との間に接続された上
記インダクタＬ4 である。
を示す回路図である。図において、図１３と同一符号は
同一または相当するものを示す。１３は一端がダイオー
ドＤ1 のカソード端子に接続され、他端がＦＥＴＱ1 の
ドレイン端子に接続された負荷抵抗Ｒ5、１４は、ダイ
オードＤ1 のカソード端子と、一端がレファレンス側Ｆ
ＥＴＱ2のドレイン端子に接続されたインダクタＬ4 の
他端との間に接続された負荷抵抗Ｒ6 、１５は負荷抵抗
Ｒ6 とＦＥＴＱ2 のドレイン端子との間に接続された上
記インダクタＬ4 である。
【００５４】次に動作について説明する。本実施例６で
は、ＤＣバイアスに対してはインダクタＬ4 のインピー
ダンスＺL は０となり、無視されるので、Ｒ5 ＝Ｒ6 と
なり、ドレインバイアス電圧には差が生じない。しか
し、ある周波数以上ではＦＥＴＱ2 の負荷はＲ6 ＋ＺL
で表され、電流振幅Ｉ1 ，Ｉ2 に対してＩ1 ・Ｒ5 ＝Ｉ
2 ・（Ｒ6 ＋ＺL ）となるようにインダクタＬ4 の値を
与えることで、両相の振幅が等しい出力信号を得ること
ができる。
は、ＤＣバイアスに対してはインダクタＬ4 のインピー
ダンスＺL は０となり、無視されるので、Ｒ5 ＝Ｒ6 と
なり、ドレインバイアス電圧には差が生じない。しか
し、ある周波数以上ではＦＥＴＱ2 の負荷はＲ6 ＋ＺL
で表され、電流振幅Ｉ1 ，Ｉ2 に対してＩ1 ・Ｒ5 ＝Ｉ
2 ・（Ｒ6 ＋ＺL ）となるようにインダクタＬ4 の値を
与えることで、両相の振幅が等しい出力信号を得ること
ができる。
【００５５】図１２は前記図１１で示される差動増幅器
について、各端子における電圧および各ＦＥＴに流れる
電流についての時間波形を示したものである。各グラフ
の記号および線種、また入力電圧および各電圧源の値、
入力信号周期については図１４と同様である。図におい
て抵抗Ｒ5 ，Ｒ6 を５００Ω、インダクタＬ4 を１０ｎ
Ｈとした。ＲＬ直列回路の抵抗ＲS ＝（５００＋１２
５）＝６２５Ωとなり、両相出力振幅はＶOUT ＝１．０
０Ｖp-p ，Ｖ/OUT＝０．９８Ｖp-p とほぼ等しいものが
得られる。
について、各端子における電圧および各ＦＥＴに流れる
電流についての時間波形を示したものである。各グラフ
の記号および線種、また入力電圧および各電圧源の値、
入力信号周期については図１４と同様である。図におい
て抵抗Ｒ5 ，Ｒ6 を５００Ω、インダクタＬ4 を１０ｎ
Ｈとした。ＲＬ直列回路の抵抗ＲS ＝（５００＋１２
５）＝６２５Ωとなり、両相出力振幅はＶOUT ＝１．０
０Ｖp-p ，Ｖ/OUT＝０．９８Ｖp-p とほぼ等しいものが
得られる。
【００５６】このように本実施例では、入力側スイッチ
ング用ＦＥＴＱ1 の負荷は、所定の抵抗値をもつ抵抗よ
りなり、レファレンス側スイッチング用ＦＥＴＱ2 の負
荷は、上記所定の抵抗値を有する抵抗に負荷抵抗調整用
のインダクタを直列に接続したものとしたので、直流に
対しては等しく、信号に対しては異なった負荷の値を持
ち、安定した、等しい出力電圧振幅を得ることができ
る。
ング用ＦＥＴＱ1 の負荷は、所定の抵抗値をもつ抵抗よ
りなり、レファレンス側スイッチング用ＦＥＴＱ2 の負
荷は、上記所定の抵抗値を有する抵抗に負荷抵抗調整用
のインダクタを直列に接続したものとしたので、直流に
対しては等しく、信号に対しては異なった負荷の値を持
ち、安定した、等しい出力電圧振幅を得ることができ
る。
【００５７】
【発明の効果】以上のように、この発明に係る差動増幅
器によれば、差動対を構成する入力側及びレファレンス
側のスイッチング用ＦＥＴと、上記各スイッチング用Ｆ
ＥＴに流れる各電流の和の電流を流すための定電流源と
なるＦＥＴと、上記両スイッチング用ＦＥＴの各ソース
電極の接続点と、回路の電源との間に、上記定電流源と
なるＦＥＴと直列に接続されたインダクタと備えたか
ら、上記インダクタは、直流に対しては負荷とならず、
定電流源となるＦＥＴに流れる信号電流の変動を小さく
し、出力電圧の差を小さくでき、振幅の等しい両相信号
を出力できる効果がある。
器によれば、差動対を構成する入力側及びレファレンス
側のスイッチング用ＦＥＴと、上記各スイッチング用Ｆ
ＥＴに流れる各電流の和の電流を流すための定電流源と
なるＦＥＴと、上記両スイッチング用ＦＥＴの各ソース
電極の接続点と、回路の電源との間に、上記定電流源と
なるＦＥＴと直列に接続されたインダクタと備えたか
ら、上記インダクタは、直流に対しては負荷とならず、
定電流源となるＦＥＴに流れる信号電流の変動を小さく
し、出力電圧の差を小さくでき、振幅の等しい両相信号
を出力できる効果がある。
【００５８】また、この発明によれば、上記差動増幅器
において、差動対を構成する両スイッチング用ＦＥＴの
各ソース電極の接続点と、定電流源となるＦＥＴのドレ
イン電極とを接続し、上記定電流源となるＦＥＴのゲー
ト電極と該定電流源となるＦＥＴのソース電極とを接続
し、該定電流源となるＦＥＴのソース電極と回路の電源
との間にインダクタを接続してなるから、直流に対して
は負荷とならず、定電流源となるＦＥＴに流れる信号電
流の変動を小さくできるので、出力電圧の差を小さくで
き、振幅の等しい両相信号を出力できる効果がある。
において、差動対を構成する両スイッチング用ＦＥＴの
各ソース電極の接続点と、定電流源となるＦＥＴのドレ
イン電極とを接続し、上記定電流源となるＦＥＴのゲー
ト電極と該定電流源となるＦＥＴのソース電極とを接続
し、該定電流源となるＦＥＴのソース電極と回路の電源
との間にインダクタを接続してなるから、直流に対して
は負荷とならず、定電流源となるＦＥＴに流れる信号電
流の変動を小さくできるので、出力電圧の差を小さくで
き、振幅の等しい両相信号を出力できる効果がある。
【００５９】また、この発明によれば、上記差動増幅器
において、定電流源となるＦＥＴのソース電極と回路の
電源とを接続し、該定電流源となるＦＥＴのドレイン電
極と、上記両スイッチング用ＦＥＴの各ソース電極の接
続点との間にインダクタを接続し、該定電流源となるＦ
ＥＴのゲート電極を回路の電源に接続したから、直流に
対しては負荷とならず、定電流源となるＦＥＴに流れる
信号電流の変動を小さくできるので、出力電圧の差を小
さくでき、振幅の等しい両相信号を出力できる効果があ
る。
において、定電流源となるＦＥＴのソース電極と回路の
電源とを接続し、該定電流源となるＦＥＴのドレイン電
極と、上記両スイッチング用ＦＥＴの各ソース電極の接
続点との間にインダクタを接続し、該定電流源となるＦ
ＥＴのゲート電極を回路の電源に接続したから、直流に
対しては負荷とならず、定電流源となるＦＥＴに流れる
信号電流の変動を小さくできるので、出力電圧の差を小
さくでき、振幅の等しい両相信号を出力できる効果があ
る。
【００６０】また、この発明によれば、両スイッチング
ＦＥＴの各ソース電極の接続点と、定電流源となるＦＥ
Ｔのドレイン電極とを接続し、該定電流源となるＦＥＴ
のソース電極と回路の電源の間にインダクタを接続し、
該定電流源となるＦＥＴのゲート電極を、上記インダク
タの、回路の電源に接続されている一端に接続したか
ら、上記効果を得るインダクタのインダクタンスの値を
小さくできる効果がある。
ＦＥＴの各ソース電極の接続点と、定電流源となるＦＥ
Ｔのドレイン電極とを接続し、該定電流源となるＦＥＴ
のソース電極と回路の電源の間にインダクタを接続し、
該定電流源となるＦＥＴのゲート電極を、上記インダク
タの、回路の電源に接続されている一端に接続したか
ら、上記効果を得るインダクタのインダクタンスの値を
小さくできる効果がある。
【００６１】また、この発明によれば、差動対を構成す
る入力側及びレファレンス側のスイッチング用ＦＥＴ
と、上記各スイッチング用ＦＥＴに流れる各電流の和の
電流を流すための定電流源となるＦＥＴとを備え、上記
入力側及びレファレンス側のスイッチング用ＦＥＴの各
負荷の値が、該負荷の値と、各負荷を流れる電流値との
積が相互に等しくなるよう、入力側を、レファレンス側
よりも小さくしたから、出力電圧を等しくすることがで
き、振幅の等しい両相信号を出力できる効果がある。
る入力側及びレファレンス側のスイッチング用ＦＥＴ
と、上記各スイッチング用ＦＥＴに流れる各電流の和の
電流を流すための定電流源となるＦＥＴとを備え、上記
入力側及びレファレンス側のスイッチング用ＦＥＴの各
負荷の値が、該負荷の値と、各負荷を流れる電流値との
積が相互に等しくなるよう、入力側を、レファレンス側
よりも小さくしたから、出力電圧を等しくすることがで
き、振幅の等しい両相信号を出力できる効果がある。
【００６２】また、この発明によれば、上記差動増幅器
において、上記入力側及びレファレンス側のスイッチン
グ用ＦＥＴの負荷は、入力側とレファレンス側とで抵抗
値の相異なる抵抗からなるものとしたから、振幅の等し
い両相信号を出力できる効果がある。
において、上記入力側及びレファレンス側のスイッチン
グ用ＦＥＴの負荷は、入力側とレファレンス側とで抵抗
値の相異なる抵抗からなるものとしたから、振幅の等し
い両相信号を出力できる効果がある。
【００６３】また、この発明によれば、上記差動増幅器
において、上記入力側のスイッチング用ＦＥＴの負荷
は、所定の抵抗値をもつ抵抗と、容量と抵抗よりなる負
荷抵抗調整用の直列回路との並列回路よりなり、上記レ
ファレンス側スイッチング用ＦＥＴの負荷は上記所定の
抵抗値をもつ抵抗からなるものとしたから、上記各スイ
ッチング用ＦＥＴの各負荷を直流に対しては同じで、信
号に対しては変化させることができ、さらに安定した振
幅の等しい両相信号を出力できる効果がある。
において、上記入力側のスイッチング用ＦＥＴの負荷
は、所定の抵抗値をもつ抵抗と、容量と抵抗よりなる負
荷抵抗調整用の直列回路との並列回路よりなり、上記レ
ファレンス側スイッチング用ＦＥＴの負荷は上記所定の
抵抗値をもつ抵抗からなるものとしたから、上記各スイ
ッチング用ＦＥＴの各負荷を直流に対しては同じで、信
号に対しては変化させることができ、さらに安定した振
幅の等しい両相信号を出力できる効果がある。
【００６４】また、この発明によれば、上記差動増幅器
において、上記入力側のスイッチング用ＦＥＴの負荷
は、所定の抵抗値をもつ抵抗よりなり、レファレンス側
のスイッチング用ＦＥＴの負荷は、上記抵抗と負荷抵抗
調整用のインダクタとの直列回路よりなるものとしたか
ら、上記各スイッチング用ＦＥＴの各負荷を直流に対し
ては同じで、信号に対しては変化させることができ、さ
らに安定した振幅の等しい両相信号を出力できる効果が
ある。
において、上記入力側のスイッチング用ＦＥＴの負荷
は、所定の抵抗値をもつ抵抗よりなり、レファレンス側
のスイッチング用ＦＥＴの負荷は、上記抵抗と負荷抵抗
調整用のインダクタとの直列回路よりなるものとしたか
ら、上記各スイッチング用ＦＥＴの各負荷を直流に対し
ては同じで、信号に対しては変化させることができ、さ
らに安定した振幅の等しい両相信号を出力できる効果が
ある。
【図１】 この発明の第１の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
相出力の差動増幅器を示す回路図。
【図２】 この発明の第２の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
相出力の差動増幅器を示す回路図。
【図３】 図１で示される第１の実施例による単相入力
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
【図４】 図２で示される第２の実施例による単相入力
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
【図５】 この発明の第３の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
相出力の差動増幅器を示す回路図。
【図６】 図５で示される第３の実施例による単相入力
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
【図７】 この発明の第４の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
相出力の差動増幅器を示す回路図。
【図８】 図７で示される第４の実施例による単相入力
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
【図９】 この発明の第５の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
相出力の差動増幅器を示す回路図。
【図１０】 図９で示される第５の実施例による単相入
力−両相出力の差動増幅器において各端子における電圧
波形と電流波形を示す図。
力−両相出力の差動増幅器において各端子における電圧
波形と電流波形を示す図。
【図１１】 この発明の第６の実施例による単相入力−
両相出力の差動増幅器を示す回路図。
両相出力の差動増幅器を示す回路図。
【図１２】 図１１で示される第６の実施例による単相
入力−両相出力の差動増幅器において各端子における電
圧波形と電流波形を示す図。
入力−両相出力の差動増幅器において各端子における電
圧波形と電流波形を示す図。
【図１３】 従来の単相入力−両相出力の差動増幅器を
示す回路図。
示す回路図。
【図１４】 図１３で示される従来の単相入力−両相出
力の差動増幅器において各端子における電圧波形と電流
波形を示す図。
力の差動増幅器において各端子における電圧波形と電流
波形を示す図。
１ スイッチング用ＦＥＴ（Ｑ1 ）、２ スイッチング
用ＦＥＴ（Ｑ2 ）、３負荷抵抗（Ｒ1 ）、４ 負荷抵抗
（Ｒ2 ）、５ レベルシフト用ダイオード（Ｄ1 ）、６
定電流源用ＦＥＴ（Ｑ3 ）、７ インダクタ（Ｌ1
）、８ インダクタ（Ｌ2 ）、９ インダクタ（Ｌ3
）、１０ 負荷抵抗（Ｒ3 ）、１１ 容量（Ｃ1 ）、
１２ 負荷抵抗（Ｒ4 ）、１３ 負荷抵抗（Ｒ5 ）、１
４ 負荷抵抗（Ｒ6 ）、１５ インダクタ（Ｌ4 ）。
用ＦＥＴ（Ｑ2 ）、３負荷抵抗（Ｒ1 ）、４ 負荷抵抗
（Ｒ2 ）、５ レベルシフト用ダイオード（Ｄ1 ）、６
定電流源用ＦＥＴ（Ｑ3 ）、７ インダクタ（Ｌ1
）、８ インダクタ（Ｌ2 ）、９ インダクタ（Ｌ3
）、１０ 負荷抵抗（Ｒ3 ）、１１ 容量（Ｃ1 ）、
１２ 負荷抵抗（Ｒ4 ）、１３ 負荷抵抗（Ｒ5 ）、１
４ 負荷抵抗（Ｒ6 ）、１５ インダクタ（Ｌ4 ）。
Claims (8)
- 【請求項１】 入力が単相で出力が両相の差動増幅器に
おいて、 差動対を構成する入力側及びレファレンス側のスイッチ
ング用電界効果トランジスタと、 上記各スイッチング用電界効果トランジスタに流れる各
電流の和の電流を流すための定電流源となる電界効果ト
ランジスタと、 上記両スイッチング用電界効果トランジスタの各ソース
電極の接続点と、回路の電源との間に、上記定電流源と
なる電界効果トランジスタと直列に接続されたインダク
タとを備えたことを特徴とする差動増幅器。 - 【請求項２】 請求項１記載の差動増幅器において、 上記両スイッチング用電界効果トランジスタの各ソース
電極の接続点と、上記定電流源となる電界効果トランジ
スタの一端とが接続され、 該定電流源となる電界効果トランジスタは、その他端と
そのゲート電極とが接続され、 該定電流源となる電界効果トランジスタの他端と回路の
電源との間に、上記インダクタが接続されていることを
特徴とする差動増幅器。 - 【請求項３】 請求項１記載の差動増幅器において、 上記定電流源となる電界効果トランジスタの一端が回路
の電源に接続され、 該定電流源となる電界効果トランジスタの他端と、上記
両スイッチング用電界効果トランジスタの各ソース電極
の接続点との間に、上記インダクタが接続され、 上記定電流源となる電界効果トランジスタのゲート電極
と、回路の電源に接続された該定電流源となる電界効果
トランジスタの一端とが相互に接続されていることを特
徴とする差動増幅器。 - 【請求項４】 請求項１記載の差動増幅器において、 上記両スイッチング用電界効果トランジスタの各ソース
電極の接続点と、上記定電流源となる電界効果トランジ
スタの一端とが接続され、 該定電流源となる電界効果トランジスタの他端と、回路
の電源との間に、上記ンダクタが接続され、 上記定電流源となる電界効果トランジスタのゲート電極
が、上記インダクタの、回路の電源に接続された一端に
接続されていることを特徴とする差動増幅器。 - 【請求項５】 入力が単相で出力が両相の差動増幅器に
おいて、 差動対を構成する入力側及びレファレンス側のスイッチ
ング用電界効果トランジスタと、 上記各スイッチング用電界効果トランジスタに流れる各
電流の和の電流を流すための定電流源となる電界効果ト
ランジスタとを備え、 上記入力側及びレファレンス側のスイッチング用電界効
果トランジスタの各負荷の値が、該負荷の値と各負荷を
流れる電流値との積が両トランジスタで等しくなるよ
う、入力側が、レファレンス側よりも小さいものである
ことを特徴とする差動増幅器。 - 【請求項６】 請求項５記載の差動増幅器において、 上記入力側及びレファレンス側のスイッチング用電界効
果トランジスタの負荷は、入力側とレファレンス側とで
抵抗値の相異なる抵抗からなることを特徴とする差動増
幅器。 - 【請求項７】 請求項５記載の差動増幅器において、 上記入力側のスイッチング用電界効果トランジスタの負
荷は、所定の抵抗値をもつ抵抗と、容量と抵抗よりなる
負荷抵抗調整用の直列回路との並列回路よりなり、 上記レファレンス側スイッチング用電界効果トランジス
タの負荷は上記所定の抵抗値をもつ抵抗からなることを
特徴とする差動増幅器。 - 【請求項８】 請求項５記載の差動増幅器において、 上記入力側のスイッチング用電界効果トランジスタの負
荷は所定の抵抗値をもつ抵抗よりなり、 レファレンス側のスイッチング用電界効果トランジスタ
の負荷は、上記抵抗と負荷抵抗調整用のインダクタとの
直列回路よりなることを特徴とする差動増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6121197A JPH07326936A (ja) | 1994-06-02 | 1994-06-02 | 差動増幅器 |
| US08/451,493 US5550511A (en) | 1994-06-02 | 1995-05-26 | Differential amplifier having single phase input and two output phases |
| EP95108238A EP0685933B1 (en) | 1994-06-02 | 1995-05-29 | Differential amplifier |
| DE69514417T DE69514417T2 (de) | 1994-06-02 | 1995-05-29 | Differenzverstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6121197A JPH07326936A (ja) | 1994-06-02 | 1994-06-02 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07326936A true JPH07326936A (ja) | 1995-12-12 |
Family
ID=14805273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6121197A Pending JPH07326936A (ja) | 1994-06-02 | 1994-06-02 | 差動増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5550511A (ja) |
| EP (1) | EP0685933B1 (ja) |
| JP (1) | JPH07326936A (ja) |
| DE (1) | DE69514417T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007235938A (ja) * | 2006-03-01 | 2007-09-13 | Princeton Technology Corp | シングルエンド入力／差動エンド出力低雑音増幅器 |
| JP2018514997A (ja) * | 2015-03-30 | 2018-06-07 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | プログラマブル高速イコライザ及び関連方法 |
| US10608605B2 (en) | 2018-01-11 | 2020-03-31 | Kabushiki Kaisha Toshiba | Circuit, receiving circuit, optical receiver, optical transmission system, and active optical cable |
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| CA2273665A1 (en) | 1999-06-07 | 2000-12-07 | Mosaid Technologies Incorporated | Differential sensing amplifier for content addressable memory |
| US6424194B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
| US6340899B1 (en) | 2000-02-24 | 2002-01-22 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
| US6683498B2 (en) * | 2000-07-03 | 2004-01-27 | Broadcom Corporation | Protection circuit for extending headroom with off-chip inductors |
| US6717876B2 (en) | 2001-12-28 | 2004-04-06 | Mosaid Technologies Incorporated | Matchline sensing for content addressable memories |
| WO2005039045A1 (en) * | 2003-10-15 | 2005-04-28 | Koninklijke Philips Electronics N.V. | Electronic circuit for voltage to current amplification |
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| JP2574859B2 (ja) * | 1988-03-16 | 1997-01-22 | 株式会社日立製作所 | Ｆｅｔ論理回路 |
| JP2573666B2 (ja) * | 1988-08-09 | 1997-01-22 | 日本電気株式会社 | 非平衡・平衡変換回路 |
| JP2600984B2 (ja) * | 1990-06-26 | 1997-04-16 | 松下電器産業株式会社 | 差動増幅回路 |
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| JPH04117834A (ja) * | 1990-09-07 | 1992-04-17 | Mitsubishi Electric Corp | デジタル伝送回路 |
| DE4316027A1 (de) * | 1993-05-13 | 1994-11-17 | Telefunken Microelectron | Schaltungsanordnung zum Gleichrichten von Wechselspannungssignalen |
-
1994
- 1994-06-02 JP JP6121197A patent/JPH07326936A/ja active Pending
-
1995
- 1995-05-26 US US08/451,493 patent/US5550511A/en not_active Expired - Fee Related
- 1995-05-29 DE DE69514417T patent/DE69514417T2/de not_active Expired - Fee Related
- 1995-05-29 EP EP95108238A patent/EP0685933B1/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2007235938A (ja) * | 2006-03-01 | 2007-09-13 | Princeton Technology Corp | シングルエンド入力／差動エンド出力低雑音増幅器 |
| JP2018514997A (ja) * | 2015-03-30 | 2018-06-07 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | プログラマブル高速イコライザ及び関連方法 |
| US10608605B2 (en) | 2018-01-11 | 2020-03-31 | Kabushiki Kaisha Toshiba | Circuit, receiving circuit, optical receiver, optical transmission system, and active optical cable |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69514417T2 (de) | 2000-08-24 |
| US5550511A (en) | 1996-08-27 |
| EP0685933B1 (en) | 2000-01-12 |
| DE69514417D1 (de) | 2000-02-17 |
| EP0685933A1 (en) | 1995-12-06 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Effective date: 20061218 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070508 |