JPH07326936A - 差動増幅器 - Google Patents

差動増幅器

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JPH07326936A
JPH07326936A JP6121197A JP12119794A JPH07326936A JP H07326936 A JPH07326936 A JP H07326936A JP 6121197 A JP6121197 A JP 6121197A JP 12119794 A JP12119794 A JP 12119794A JP H07326936 A JPH07326936 A JP H07326936A
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differential amplifier
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fet
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JP6121197A
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Miyo Miyashita
美代 宮下
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 単相入力信号に対し振幅の等しい両相信号を
出力できる差動増幅器を提供する。 【構成】 入力側スイッチング用FET1およびレファ
レンス側スイッチング用FET2の各ソース電極の接続
点と回路の電源との間に、上記FET1、2からなる差
動対の定電流源となるFET6を備え、かつ、上記FE
T6と直列に接続されたインダクタ7とを備えた。ま
た、上記FET1、2の各負荷3、4の値が入力側負荷
抵抗3がレファレンス側負荷抵抗4よりも小さな値のも
のとした。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、差動増幅器に関し、
特に単相入力信号に対し振幅の等しい両相信号を出力で
きる差動増幅器の構成に関するものである。
【0002】
【従来の技術】図13は、従来の単相入力で出力が両相
の差動増幅器を示す図であり、図において、1はゲート
を入力端子とする電界効果トランジスタ(以下、FET
と称す)Q1 、INは増幅すべき信号を入力するための
入力端子で、このFETQ1 のゲートに接続されてい
る。また、2はゲート端子がレファレンス電圧源VREF
のマイナス側端子に接続され、ソース端子がFETQ1
のソース端子と互いに接続されたFETQ2 、3は一端
がFETQ1 のドレイン端子に接続された負荷抵抗R1
、4は一端がFETQ2 のドレイン端子に接続された
負荷抵抗R2 、5はアノード電極がグランドに接続さ
れ、カソード電極が前記負荷抵抗R1 およびR2の他端
に接続されたレベルシフト用ダイオードD1 、6はドレ
イン端子が前記FETQ1 およびFETQ2 のソース電
極の接続点に接続され、ゲート端子とソース端子が共に
電源VSSに接続された定電流源用FETQ3 、VREF は
プラス側端子がグランドに接続されたレファレンス電圧
源、OUTはFETQ2 のドレイン端子に接続された出
力端子、/OUTはFETQ1 のドレイン端子に接続さ
れた出力端子であり、出力端子OUTからは入力端子I
Nに入力された信号と同相の増幅信号が、出力端子/O
UTからは入力端子INに入力された信号とは逆相の増
幅信号がそれぞれ出力される。そして、以上の各回路素
子、FETQ1 ,FETQ2 ,R1 ,R2 ,D1 および
FETQ3 により差動増幅器が構成されている。
【0003】図14は前記図13で示される従来の差動
増幅器について、各端子における電圧および各FETに
流れる電流についての時間波形を示したものである。図
14(a) はこの時間波形を得るにあたって前記図13で
示される従来の差動増幅器の回路パラメータをどのよう
な値に設定したかを示すものである。
【0004】また、図14(b) に示す最上段のグラフに
おいて、破線は入力端子INへの入力電圧VIN、一点鎖
線は電源VREF の値、実線はFETQ3 のドレイン端子
電圧VD3である。入力信号は−3.6±0.5V、レフ
ァレンス電圧源VREF は−3.6V、電源VSSは−5.
2Vであり、周期は500ps(=0.5ns)であ
る。
【0005】また、図14(c) に示す2段目のグラフは
両相出力波形で、破線は逆相出力/OUTの電圧波形V
/OUT、実線は正相出力OUTの電圧波形VOUT である。
【0006】また、図14(d) に示す最下段のグラフは
FETQ1 ,Q2 およびQ3 各々のドレイン電流I1 ,
I2 およびI3 の電流波形で、実線はI1 、破線はI2
、一点鎖線はI3 の電流波形である。
【0007】次に、動作について説明する。端子INに
入力された入力電圧がLowレベル(−3.6−0.5
V)のとき、FETQ1 のゲート・ソース端子間電圧V
GS1 はしきい値電圧VTHに対して、VGS1 ≒VTH(=
0.1V)となり、FETQ1 はオフになる。一方、F
ETQ2 は、そのゲート・ソース端子間電圧がVGS2 ≒
1V(>>VTH)であるので、オン状態になり、I2 ≒
I3 (図中、I2 とI3 の差はFETQ2 のゲート・ソ
ース電流IGS2 である)なる電流が流れる。次に、入力
電圧がHighレベル(−3.6+0.5V)のときに
は、VGS1 ≒1VとなってFETQ1 がオン状態にな
り、I1 ≒I3 (図中I1 とI3 の差はFETQ2 のゲ
ート・ソース電流IGS2 である)となる電流が流れるの
で、FETQ2 はオフ状態になる。
【0008】このようにオフ状態になるときには、VGS
2 ≒VTHとならなければならないが、FETQ2 のゲー
ト端子は一定電圧(VREF =−3.6V)に固定されて
いるので、定電流源用FETQ3 のドレイン端子電圧V
D3が上昇し、FETQ2 をオフすることになる。
【0009】従って、FETQ3 のドレイン端子電圧は
一定の振幅、ΔVD3≒(入力電圧振幅)/2−VTHで変
化していることになる。このドレイン端子電圧の変化Δ
VD3に比例して定電流源用FETQ3 に流れる電流は変
化(ΔI3 )し、ΔVD3=ΔI3 ×RDS3 (FETQ3
のドレイン・ソース間のインピーダンス)であるから、
RDS3 が数十kΩと大きいときは電流の変化は非常に小
さく無視できるが、通常GaAsMESFETの場合は
数百〜1kΩとインピーダンスが比較的小さいため、電
流の変化が無視できない。図14のグラフではFETQ
3 のドレイン端子電圧はΔVD3=0.4V程度変化し、
これに対しFETQ3 のインピーダンスRDS3 が2kΩ
程度なので、電流の変化としてΔI3 ≒0.2mA程度
変化している。
【0010】この影響でFETQ1 およびFETQ2 の
ドレイン電流振幅の間にはI1 −I2 =(1.77mA
p-p )−(1.64mAp-p )=0.13mAの差が生
じ、出力端子OUTおよび/OUTではこの電流振幅差
と負荷抵抗R1 あるいはR2の値との積(I1 −I2 )
・R1 =0.13mA×600Ω=78mV(これはV
OUT =1.05Vp-p とV/OUT=0.97Vp-p との差
80mVにほぼ一致する)の分だけ両出力端子における
出力電圧振幅に差が生じるものであった。
【0011】
【発明が解決しようとする課題】従来の差動増幅回路
は、以上のように構成されていたので、入力信号電圧の
高い時と低い時とで、FETQ1 およびFETQ2 をオ
ン、オフする動作機構が異なり、ドレイン・ソース間イ
ンピーダンスの小さいFETQ3 では、流れる信号電流
I1 、I2 の値にどうしても差が生じ、そのため出力電
圧振幅に差が生じてしまうという問題があった。
【0012】本発明は上記のような問題点を解決するた
めになされたもので、単相入力−両相出力の差動増幅器
において、振幅の等しい出力信号を得ることができる差
動増幅器を得ることを目的としている。
【0013】
【課題を解決するための手段】この発明に係る差動増幅
器は、差動対を構成する入力側及びレファレンス側のス
イッチング用FETと、上記各スイッチング用FETに
流れる各電流の和の電流を流すための定電流源となるF
ETと、上記両スイッチング用FETの各ソース電極の
接続点と回路の電源との間に、上記定電流源となるFE
Tと直列に接続されたインダクタとを備えてなるもので
ある。
【0014】またこの発明は、上記差動増幅器におい
て、差動対を構成する両スイッチング用FETの各ソー
ス電極の接続点と、定電流源となるFETのドレイン電
極とを接続し、上記定電流源となるFETのゲート電極
と該定電流源となるFETのソース電極とを接続し、該
定電流源となるFETのソース電極と回路の電源との間
にインダクタを接続してなるものである。
【0015】またこの発明は、上記差動増幅器におい
て、定電流源となるFETのソース電極と回路の電源と
を接続し、該定電流源となるFETのドレイン電極と、
上記両スイッチング用FETの各ソース電極の接続点と
の間に、上記インダクタを接続し、該定電流源となるF
ETのゲート電極を回路の電源に接続してなるものであ
る。
【0016】またこの発明は、上記差動増幅器におい
て、上記両スイッチングFETの各ソース電極の接続点
と、定電流源となるFETのドレイン電極とを接続し、
該定電流源となるFETのソース電極と回路の電源の間
に、上記インダクタを接続し、該定電流源となるFET
のゲート電極を、上記インダクタの、回路の電源に接続
された一端に接続してなるものである。
【0017】また、この発明にかかる差動増幅器は、差
動対を構成する入力側及びレファレンス側のスイッチン
グ用FETと、上記各スイッチング用FETに流れる各
電流の和の電流を流すための定電流源となるFETとを
備え、上記入力側及びレファレンス側のスイッチング用
FETの各負荷の値が、該負荷の値と各負荷を流れる電
流値との積が両FETで等しくなるよう、入力側をレフ
ァレンス側よりも小さくしてなるものである。
【0018】またこの発明は、上記差動増幅器におい
て、上記入力側及びレファレンス側のスイッチング用F
ETの負荷は、入力側とレファレンス側とで抵抗値の相
異なる抵抗からなるものである。
【0019】またこの発明は、上記差動増幅器におい
て、上記入力側のスイッチング用FETの負荷は、所定
の抵抗値をもつ抵抗と、容量と抵抗よりなる負荷抵抗調
整用の直列回路との並列回路よりなり、上記レファレン
ス側スイッチング用FETの負荷は上記所定の抵抗値を
もつ抵抗からなるものである。
【0020】またこの発明は、上記差動増幅器におい
て、入力側のスイッチング用FETの負荷は所定の抵抗
値をもつ抵抗よりなり、レファレンス側のスイッチング
用FETの負荷は、上記抵抗と負荷抵抗調整用のインダ
クタとの直列回路よりなるものである。
【0021】
【作用】この発明においては、差動対を構成する入力側
及びレファレンス側のスイッチング用FETと、上記各
スイッチング用FETに流れる各電流の和の電流を流す
ための定電流源となるFETと、上記両スイッチング用
FETの各ソース電極の接続点と回路の電源との間に、
上記定電流源となるFETと直列に接続されたインダク
タとを備えてなるから、上記インダクタは、直流に対し
ては負荷とならず、定電流源となるFETに流れる信号
電流の変動を小さくし、出力電圧の差を小さくできる。
【0022】また、この発明においては、上記差動対を
構成する両スイッチング用FETの各ソース電極の接続
点と、定電流源となるFETのドレイン電極とを接続
し、上記定電流源となるFETのゲート電極と該定電流
源となるFETのソース電極とを接続し、該定電流源と
なるFETのソース電極と回路の電源との間に、上記イ
ンダクタを接続したから、上記インダクタは直流に対し
ては負荷とならず、定電流源となるFETに流れる信号
電流の変動を小さくし、出力電圧の差を小さくできる。
【0023】また、この発明においては、上記定電流源
となるFETのソース電極と回路の電源とを接続し、該
定電流源となるFETのドレイン電極と、上記両スイッ
チング用FETの各ソース電極の接続点との間に、上記
インダクタを接続し、該定電流源となるFETのゲート
電極と回路の電源とを接続したから、上記インダクタ
は、直流に対しては負荷とならず、定電流源となるFE
Tに流れる電流の変動を小さくし、出力電圧の差を小さ
くできる。
【0024】また、この発明においては、上記両スイッ
チングFETの各ソース電極の接続点と、定電流源とな
るFETのドレイン電極とを接続し、該定電流源となる
FETのソース電極と回路の電源の間に、上記インダク
タを接続し、該定電流源となるFETのゲート電極を、
上記インダクタの、回路の電源に接続されている一端に
接続したから、上記作用を得るインダクタのインダクタ
ンスの値を小さく出来る。
【0025】また、この発明においては、差動対を構成
する入力側及びレファレンス側のスイッチング用FET
と、上記各スイッチング用FETに流れる各電流の和の
電流を流すための定電流源となるFETとを備え、上記
入力側及びレファレンス側のスイッチング用FETの各
負荷の値が、該負荷の値と各負荷を流れる電流値との積
が両トランジスタで等しくなるように入力側をレファレ
ンス側よりも小さくしたから、出力電圧を等しくするこ
とが出来る。
【0026】また、この発明においては、上記入力側及
びレファレンス側のスイッチング用FETの負荷は、入
力側とレファレンス側とで抵抗値の相異なる抵抗からな
るので、出力電圧を等しくすることが出来る。
【0027】また、この発明においては、上記入力側の
スイッチング用FETの負荷は、所定の抵抗値をもつ抵
抗と、容量と抵抗よりなる負荷抵抗調整用の直列回路と
の並列回路よりなり、上記レファレンス側スイッチング
用FETの負荷は上記所定の抵抗値をもつ抵抗からなる
から、上記各スイッチング用FETの各負荷を直流に対
しては同じで、信号に対しては変化させることができ、
出力電圧を等しくすることが出来る。
【0028】また、この発明においては、上記入力側の
スイッチング用FETの負荷は所定の抵抗値をもつ抵抗
よりなり、レファレンス側のスイッチング用FETの負
荷は、上記抵抗と負荷抵抗調整用のインダクタとの直列
回路よりなるから、上記各スイッチング用FETの各負
荷を直流に対しては同じで、信号に対しては変化させる
ことができ、出力電圧を等しくすることが出来る。
【0029】
【実施例】
実施例1.図1はこの発明の第一の実施例による差動増
幅器の構成を示す回路図であり、図において、図13と
同一符号は同一または相当するものを示す。7は定電流
源用FETQ3 のゲート端子とソース端子の接続点に接
続され他端が電圧源VSSに接続されたインダクタL1 で
ある。
【0030】次に動作について説明する。本実施例では
インダクタL1 はFETQ3 に直列に接続されているた
め、定電流源全体のインピーダンスは次式で表される。 定電流源インピーダンス=RDS3 +ZL =RDS3 +2π
fL =RDS3 +2πL/T ただし、ZL はインダクタL1 のインピーダンス,Lは
インダクタンス,fは入力信号の周波数,Tは周期であ
る。入力信号がある周波数以上では、Lが非常に大きな
値となるので、定電流源インピーダンスは増加する。し
かも、DCにおいてZL =0(T→∞)となり、インダ
クタの効果は無視されるので、各素子のバイアス電圧に
ついては、図13で示される従来例と同じである。
【0031】図3は前記図1で示される差動増幅器につ
いて、各端子における電圧および各FETに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期についても図14と同様である。
【0032】図3において、インダクタL1 のインダク
タンスの値を1.5μHとすると、入力信号の周期Tが
500psのものに対してインピーダンスZL は約1
8.8kΩとなり、定電流源全体のインピーダンスは約
20kΩとなる。図3に示されるように、FETQ3 の
ドレイン電圧VDSが0.4Vp-p 変動しても、電流ΔI
3 (=ΔVDS/定電流源インピーダンス)は20μA
で、従来の1/10に低減されており、電流I3 はほぼ
一定値となる。従って、電流振幅はI1 ≒I2 となり、
出力端子OUTおよび/OUTでは、VOUT ≒V/OUT≒
1Vとなり、ほぼ等しい信号振幅を得ることができる。
【0033】このように、本実施例1では、スイッチン
グ用FETQ1 、Q2 の各ソース端子と定電流源用FE
TQ3 のドレイン端子とが接続され、定電流源用FET
Q3のゲート端子とソース端子が接続された接続点と、
回路の電源との間にインダクタを挿入することにより、
等しい出力電圧振幅を得ることができる。
【0034】実施例2.上記第1の実施例ではインダク
タを定電流源用FETQ3 のソース端子に直列に接続し
たが、このインダクタは、ドレイン端子と、スイッチン
グ用FETQ1、Q2 のソース端子の接続点との間に接
続しても同様の効果が得られる。
【0035】図2にこの発明の第2の実施例による差動
増幅器の回路図を示す。図において、図13と同一符号
は同一または相当するものを示す。8はスイッチング用
FETQ1 およびQ2 の両ソース端子の接続点と、定電
流源用FETQ3 のドレイン端子との間に接続されたイ
ンダクタL2 である。
【0036】図4は前記図2で示される差動増幅器につ
いて、各端子における電圧および各FETに流れる電流
についての時間波形を示したものであり、各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期についても図14と同様である。
【0037】図4において、電流I3 はほぼ一定とな
り、実施例1の場合と同様に、等しい出力電圧振幅(V
OUT ≒V/OUT)を得ることができる。
【0038】このように、本実施例2では、定電流源用
FETQ3 のソース端子が回路の電源に接続され、定電
流源用FETQ3 のドレイン端子とスイッチング用FE
TQ1 、Q2 の各ソース端子の接続点の間にインダクタ
L2 を挿入し、定電流源用FETQ3 のゲート端子を回
路の電源に接続するようにしたので、実施例1の場合と
同様に、等しい出力電圧振幅を得ることができる。
【0039】実施例3.図5は本発明の第3の実施例を
示す回路図である。図において、図13と同一符号は同
一または相当するものを示す。9は一端が定電流源用F
ETQ3 のソース端子に接続され、他端が定電流源用F
ETQ3 のゲート端子および電圧源VSSに接続されたイ
ンダクタL3 である。
【0040】次に動作について説明する。本実施例3に
おいては、インダクタL3 が定電流源用FETQ3 に接
続されているので、ある周波数以上において定電流源全
体のインピーダンスが上がると同時に、電流I3 がΔI
3 だけ増加しようとすると定電流源用FETQ3 のソー
ス端子の電位VSSがΔI3 ・ZL だけ上昇するので、ゲ
ート・ソース間電圧VGS3 が下がり、定電流源FETQ
3 に流れる電流を減少させる方向に作用する。
【0041】従って、本実施例3においては、前記第1
および第2の実施例で示されるインダクタよりも比較的
インダクタンスの小さなもので回路を構成できる。
【0042】図6は前記図5で示される差動増幅器につ
いて、各端子における電圧および各FETに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期については図14と同様である。図においてイ
ンダクタL3 の値は0.05μmであり、前記実施例1
および2で示されるインダクタL1 ,L2 の1/30の
値である。電流I3 はほぼ一定値をとり、電流I1 ,I
2 の振幅はI1 ≒I2 =1.68mAp-p となり、出力
端子OUTおよび/OUTの出力電圧振幅はVOUT ≒V
/OUT=1.0Vと等しくなる。
【0043】このように本実施例3では、スイッチング
用FETQ1 、Q2 の各ソース端子の接続点と、定電流
源用FETQ3 のドレイン端子が接続され、定電流源用
FETQ3 のソース端子と回路の電源との間にインダク
タL3 を接続し定電流源用FETQ3 のゲート端子を回
路の電源とつながったインダクタL3 の一端に接続した
から、実施例1および実施例2の場合より小さなインダ
クタンスのインダクタで回路を構成でき、実施例1およ
び実施例2と同様に、等しい出力電圧振幅(VOUT ≒V
/OUT)を得ることができる。
【0044】実施例4.図7は本発明の第4の実施例を
示す回路図である。図において、図13と同一符号は同
一または相当するものを示す。10は一端がダイオード
D1 のカソード端子に接続され、他端が入力側のスイッ
チング用FETQ1 のドレイン端子に接続された負荷抵
抗R3 である。
【0045】次に動作について説明する。本実施例4に
おける差動増幅器は、定電流源の電流の変動ΔI3 に起
因する電流振幅I1 およびI2 の差に対し、入力側のス
イッチングFETQ1 の負荷とレファレンス側のスイッ
チングFETQ2 の負荷の各々の抵抗値を変えることに
より、振幅の等しい両相信号出力を得ることができる。
【0046】図7において、FETQ1 の負荷である抵
抗R3 は、I1 ・R3 =I2 ・R2(=OUT,/OU
T端子からの出力振幅)を満たすような値とする。
【0047】図8は前記図7で示される差動増幅器につ
いて、各端子における電圧および各FETに流れる電流
についての時間波形を示したものである。各グラフの記
号および線種、また入力電圧および各電圧源の値、入力
信号周期については図14と同様である。図において、
負荷R2 の値600Ωに対して、スイッチングFETQ
1 およびQ2 に流れる電流I1 ,I2 の電流振幅はそれ
ぞれ1.77mAp-p,1.64mAp-p であるので、
R3 =I2p-p・R2 /I1p-p≒550Ωとした。この結
果、両相の出力電圧振幅はVOUT =0.97Vp-p ,V
/OUT=0.98Vp-p とほぼ等しくなる。
【0048】このように、本実施例4では、スイッチン
グ用FETQ1 、Q2 の負荷R1 、R2 の抵抗値を変え
ることにより、等しい出力電圧振幅を得ることができ
る。
【0049】実施例5.図9は本発明の第5の実施例を
示す回路図である。図において、図13と同一符号は同
一または相当するものを示す。11は一端がダイオード
D1 のカソード端子に接続された容量C1 、12は一端
が前記C1 の他端に接続され、他端がFETQ1 のドレ
イン端子に接続された抵抗R4 である。
【0050】次に動作について説明する。前記第4の実
施例においては、負荷抵抗R2 とR3 の値が異なるため
に、スイッチング用FETQ1 とQ2 のドレインバイア
ス電圧に差が生じるが、本実施例5ではDCバイアスに
対しては抵抗R4 は見えないので、FETの負荷はR1
=R2 となり、ドレインバイアス電圧には差が生じな
い。しかし、ある周波数以上では容量C1 のインピーダ
ンスZC が(2πfC)-1≒0となるため、FETQ1
の負荷は抵抗R1 とR4 の並列回路RP =(R1-1+R4
-1-1で表わされるから、電流振幅I1 ,I2 に対し
てI1 ・RP =I2 ・R2 となるよう抵抗R4 の値を与
えることにより、両相の振幅の等しい出力信号が得られ
る。
【0051】図10は前記図9で示される差動増幅器に
ついて、各端子における電圧および各FETに流れる電
流についての時間波形を示したものである。各グラフの
記号および線種、また入力電圧および各電圧源の値、入
力信号周期については図14と同様である。図におい
て、容量C1 を10pF、抵抗R4 を6600Ωとし
た。並列回路の抵抗RP =(600-1+6610-1-1
≒550Ωであるから、出力振幅はVOUT=1.00Vp
-p ,V/OUT=0.99Vp-p と等しくなる。
【0052】このように本実施例では、入力側スイッチ
ング用FETQ1 の負荷は所定の抵抗値をもつ抵抗と、
容量と抵抗よりなる負荷低抗調整用の直列回路との並列
回路よりなり、レファレンス側スイッチング用FETQ
2 の負荷は、上記所定の抵抗値を持つ抵抗よりなるの
で、直流に対しては等しく、信号に対しては異なった負
荷の値を持ち、安定した、等しい出力電圧振幅を得るこ
とができる。
【0053】実施例6.図11は本発明の第6の実施例
を示す回路図である。図において、図13と同一符号は
同一または相当するものを示す。13は一端がダイオー
ドD1 のカソード端子に接続され、他端がFETQ1 の
ドレイン端子に接続された負荷抵抗R5、14は、ダイ
オードD1 のカソード端子と、一端がレファレンス側F
ETQ2のドレイン端子に接続されたインダクタL4 の
他端との間に接続された負荷抵抗R6 、15は負荷抵抗
R6 とFETQ2 のドレイン端子との間に接続された上
記インダクタL4 である。
【0054】次に動作について説明する。本実施例6で
は、DCバイアスに対してはインダクタL4 のインピー
ダンスZL は0となり、無視されるので、R5 =R6 と
なり、ドレインバイアス電圧には差が生じない。しか
し、ある周波数以上ではFETQ2 の負荷はR6 +ZL
で表され、電流振幅I1 ,I2 に対してI1 ・R5 =I
2 ・(R6 +ZL )となるようにインダクタL4 の値を
与えることで、両相の振幅が等しい出力信号を得ること
ができる。
【0055】図12は前記図11で示される差動増幅器
について、各端子における電圧および各FETに流れる
電流についての時間波形を示したものである。各グラフ
の記号および線種、また入力電圧および各電圧源の値、
入力信号周期については図14と同様である。図におい
て抵抗R5 ,R6 を500Ω、インダクタL4 を10n
Hとした。RL直列回路の抵抗RS =(500+12
5)=625Ωとなり、両相出力振幅はVOUT =1.0
0Vp-p ,V/OUT=0.98Vp-p とほぼ等しいものが
得られる。
【0056】このように本実施例では、入力側スイッチ
ング用FETQ1 の負荷は、所定の抵抗値をもつ抵抗よ
りなり、レファレンス側スイッチング用FETQ2 の負
荷は、上記所定の抵抗値を有する抵抗に負荷抵抗調整用
のインダクタを直列に接続したものとしたので、直流に
対しては等しく、信号に対しては異なった負荷の値を持
ち、安定した、等しい出力電圧振幅を得ることができ
る。
【0057】
【発明の効果】以上のように、この発明に係る差動増幅
器によれば、差動対を構成する入力側及びレファレンス
側のスイッチング用FETと、上記各スイッチング用F
ETに流れる各電流の和の電流を流すための定電流源と
なるFETと、上記両スイッチング用FETの各ソース
電極の接続点と、回路の電源との間に、上記定電流源と
なるFETと直列に接続されたインダクタと備えたか
ら、上記インダクタは、直流に対しては負荷とならず、
定電流源となるFETに流れる信号電流の変動を小さく
し、出力電圧の差を小さくでき、振幅の等しい両相信号
を出力できる効果がある。
【0058】また、この発明によれば、上記差動増幅器
において、差動対を構成する両スイッチング用FETの
各ソース電極の接続点と、定電流源となるFETのドレ
イン電極とを接続し、上記定電流源となるFETのゲー
ト電極と該定電流源となるFETのソース電極とを接続
し、該定電流源となるFETのソース電極と回路の電源
との間にインダクタを接続してなるから、直流に対して
は負荷とならず、定電流源となるFETに流れる信号電
流の変動を小さくできるので、出力電圧の差を小さくで
き、振幅の等しい両相信号を出力できる効果がある。
【0059】また、この発明によれば、上記差動増幅器
において、定電流源となるFETのソース電極と回路の
電源とを接続し、該定電流源となるFETのドレイン電
極と、上記両スイッチング用FETの各ソース電極の接
続点との間にインダクタを接続し、該定電流源となるF
ETのゲート電極を回路の電源に接続したから、直流に
対しては負荷とならず、定電流源となるFETに流れる
信号電流の変動を小さくできるので、出力電圧の差を小
さくでき、振幅の等しい両相信号を出力できる効果があ
る。
【0060】また、この発明によれば、両スイッチング
FETの各ソース電極の接続点と、定電流源となるFE
Tのドレイン電極とを接続し、該定電流源となるFET
のソース電極と回路の電源の間にインダクタを接続し、
該定電流源となるFETのゲート電極を、上記インダク
タの、回路の電源に接続されている一端に接続したか
ら、上記効果を得るインダクタのインダクタンスの値を
小さくできる効果がある。
【0061】また、この発明によれば、差動対を構成す
る入力側及びレファレンス側のスイッチング用FET
と、上記各スイッチング用FETに流れる各電流の和の
電流を流すための定電流源となるFETとを備え、上記
入力側及びレファレンス側のスイッチング用FETの各
負荷の値が、該負荷の値と、各負荷を流れる電流値との
積が相互に等しくなるよう、入力側を、レファレンス側
よりも小さくしたから、出力電圧を等しくすることがで
き、振幅の等しい両相信号を出力できる効果がある。
【0062】また、この発明によれば、上記差動増幅器
において、上記入力側及びレファレンス側のスイッチン
グ用FETの負荷は、入力側とレファレンス側とで抵抗
値の相異なる抵抗からなるものとしたから、振幅の等し
い両相信号を出力できる効果がある。
【0063】また、この発明によれば、上記差動増幅器
において、上記入力側のスイッチング用FETの負荷
は、所定の抵抗値をもつ抵抗と、容量と抵抗よりなる負
荷抵抗調整用の直列回路との並列回路よりなり、上記レ
ファレンス側スイッチング用FETの負荷は上記所定の
抵抗値をもつ抵抗からなるものとしたから、上記各スイ
ッチング用FETの各負荷を直流に対しては同じで、信
号に対しては変化させることができ、さらに安定した振
幅の等しい両相信号を出力できる効果がある。
【0064】また、この発明によれば、上記差動増幅器
において、上記入力側のスイッチング用FETの負荷
は、所定の抵抗値をもつ抵抗よりなり、レファレンス側
のスイッチング用FETの負荷は、上記抵抗と負荷抵抗
調整用のインダクタとの直列回路よりなるものとしたか
ら、上記各スイッチング用FETの各負荷を直流に対し
ては同じで、信号に対しては変化させることができ、さ
らに安定した振幅の等しい両相信号を出力できる効果が
ある。
【図面の簡単な説明】
【図1】 この発明の第1の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
【図2】 この発明の第2の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
【図3】 図1で示される第1の実施例による単相入力
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
【図4】 図2で示される第2の実施例による単相入力
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
【図5】 この発明の第3の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
【図6】 図5で示される第3の実施例による単相入力
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
【図7】 この発明の第4の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
【図8】 図7で示される第4の実施例による単相入力
−両相出力の差動増幅器において各端子における電圧波
形と電流波形を示す図。
【図9】 この発明の第5の実施例による単相入力−両
相出力の差動増幅器を示す回路図。
【図10】 図9で示される第5の実施例による単相入
力−両相出力の差動増幅器において各端子における電圧
波形と電流波形を示す図。
【図11】 この発明の第6の実施例による単相入力−
両相出力の差動増幅器を示す回路図。
【図12】 図11で示される第6の実施例による単相
入力−両相出力の差動増幅器において各端子における電
圧波形と電流波形を示す図。
【図13】 従来の単相入力−両相出力の差動増幅器を
示す回路図。
【図14】 図13で示される従来の単相入力−両相出
力の差動増幅器において各端子における電圧波形と電流
波形を示す図。
【符号の説明】
1 スイッチング用FET(Q1 )、2 スイッチング
用FET(Q2 )、3負荷抵抗(R1 )、4 負荷抵抗
(R2 )、5 レベルシフト用ダイオード(D1 )、6
定電流源用FET(Q3 )、7 インダクタ(L1
)、8 インダクタ(L2 )、9 インダクタ(L3
)、10 負荷抵抗(R3 )、11 容量(C1 )、
12 負荷抵抗(R4 )、13 負荷抵抗(R5 )、1
4 負荷抵抗(R6 )、15 インダクタ(L4 )。

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 入力が単相で出力が両相の差動増幅器に
    おいて、 差動対を構成する入力側及びレファレンス側のスイッチ
    ング用電界効果トランジスタと、 上記各スイッチング用電界効果トランジスタに流れる各
    電流の和の電流を流すための定電流源となる電界効果ト
    ランジスタと、 上記両スイッチング用電界効果トランジスタの各ソース
    電極の接続点と、回路の電源との間に、上記定電流源と
    なる電界効果トランジスタと直列に接続されたインダク
    タとを備えたことを特徴とする差動増幅器。
  2. 【請求項2】 請求項1記載の差動増幅器において、 上記両スイッチング用電界効果トランジスタの各ソース
    電極の接続点と、上記定電流源となる電界効果トランジ
    スタの一端とが接続され、 該定電流源となる電界効果トランジスタは、その他端と
    そのゲート電極とが接続され、 該定電流源となる電界効果トランジスタの他端と回路の
    電源との間に、上記インダクタが接続されていることを
    特徴とする差動増幅器。
  3. 【請求項3】 請求項1記載の差動増幅器において、 上記定電流源となる電界効果トランジスタの一端が回路
    の電源に接続され、 該定電流源となる電界効果トランジスタの他端と、上記
    両スイッチング用電界効果トランジスタの各ソース電極
    の接続点との間に、上記インダクタが接続され、 上記定電流源となる電界効果トランジスタのゲート電極
    と、回路の電源に接続された該定電流源となる電界効果
    トランジスタの一端とが相互に接続されていることを特
    徴とする差動増幅器。
  4. 【請求項4】 請求項1記載の差動増幅器において、 上記両スイッチング用電界効果トランジスタの各ソース
    電極の接続点と、上記定電流源となる電界効果トランジ
    スタの一端とが接続され、 該定電流源となる電界効果トランジスタの他端と、回路
    の電源との間に、上記ンダクタが接続され、 上記定電流源となる電界効果トランジスタのゲート電極
    が、上記インダクタの、回路の電源に接続された一端に
    接続されていることを特徴とする差動増幅器。
  5. 【請求項5】 入力が単相で出力が両相の差動増幅器に
    おいて、 差動対を構成する入力側及びレファレンス側のスイッチ
    ング用電界効果トランジスタと、 上記各スイッチング用電界効果トランジスタに流れる各
    電流の和の電流を流すための定電流源となる電界効果ト
    ランジスタとを備え、 上記入力側及びレファレンス側のスイッチング用電界効
    果トランジスタの各負荷の値が、該負荷の値と各負荷を
    流れる電流値との積が両トランジスタで等しくなるよ
    う、入力側が、レファレンス側よりも小さいものである
    ことを特徴とする差動増幅器。
  6. 【請求項6】 請求項5記載の差動増幅器において、 上記入力側及びレファレンス側のスイッチング用電界効
    果トランジスタの負荷は、入力側とレファレンス側とで
    抵抗値の相異なる抵抗からなることを特徴とする差動増
    幅器。
  7. 【請求項7】 請求項5記載の差動増幅器において、 上記入力側のスイッチング用電界効果トランジスタの負
    荷は、所定の抵抗値をもつ抵抗と、容量と抵抗よりなる
    負荷抵抗調整用の直列回路との並列回路よりなり、 上記レファレンス側スイッチング用電界効果トランジス
    タの負荷は上記所定の抵抗値をもつ抵抗からなることを
    特徴とする差動増幅器。
  8. 【請求項8】 請求項5記載の差動増幅器において、 上記入力側のスイッチング用電界効果トランジスタの負
    荷は所定の抵抗値をもつ抵抗よりなり、 レファレンス側のスイッチング用電界効果トランジスタ
    の負荷は、上記抵抗と負荷抵抗調整用のインダクタとの
    直列回路よりなることを特徴とする差動増幅器。
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