JPH11215735A - 電源用ｏｒ回路 - Google Patents
電源用ｏｒ回路Info
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- JPH11215735A JPH11215735A JP10012588A JP1258898A JPH11215735A JP H11215735 A JPH11215735 A JP H11215735A JP 10012588 A JP10012588 A JP 10012588A JP 1258898 A JP1258898 A JP 1258898A JP H11215735 A JPH11215735 A JP H11215735A
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- power supply
- voltage
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- electrode
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Abstract
(57)【要約】
【課題】 電圧降下の少ない電源電圧を安定して負荷に
供給する。 【解決手段】 電源１１の発生する電圧は、２個の抵抗
１３，１４によって分圧されてコンパレータ１７に与え
られ、電源１２の発生する電圧は、２個の抵抗１５，１
６によって分圧されてコンパレータ１７に与えられる。
コンパレータ１７の非反転出力端子１７ａ及び反転出力
端子１７ｂからは、相補的なレベルの信号が出力され、
該信号に基づきＦＥＴ１８，１９が相補的にオン状態に
なる。オン状態になったＦＥＴ１８，１９にはチャネル
が形成され、電圧降下の少ない電源電圧が正極側電源端
子２４に伝達される。
供給する。 【解決手段】 電源１１の発生する電圧は、２個の抵抗
１３，１４によって分圧されてコンパレータ１７に与え
られ、電源１２の発生する電圧は、２個の抵抗１５，１
６によって分圧されてコンパレータ１７に与えられる。
コンパレータ１７の非反転出力端子１７ａ及び反転出力
端子１７ｂからは、相補的なレベルの信号が出力され、
該信号に基づきＦＥＴ１８，１９が相補的にオン状態に
なる。オン状態になったＦＥＴ１８，１９にはチャネル
が形成され、電圧降下の少ない電源電圧が正極側電源端
子２４に伝達される。
Description
【０００１】
【発明の属する技術分野】本発明は、２系統の電源を備
えた通信装置等に設けられ、該電源のいずれか一方から
発生する電圧を選択的に負荷に供給する電源用ＯＲ回路
に関するものである。
えた通信装置等に設けられ、該電源のいずれか一方から
発生する電圧を選択的に負荷に供給する電源用ＯＲ回路
に関するものである。
【０００２】
【従来の技術】図２は、従来の電源用ＯＲ回路の回路図
である。高い信頼性が要求される通信装置等では、停電
事故等による動作停止を回避するために、例えば図２に
示すように、２系統の電源１，２を用意し、２個のダイ
オード３，４で構成された電源用ＯＲ回路を介して負荷
に電源供給を行っていた。ダイオード３のアノードは、
電源１の正極１ａに接続され、該ダイオード３のカソー
ドが図示しない負荷に電源を供給する正極側電源端子５
に接続されている。ダイオード４のアノードは、電源２
の正極２ａに接続され、該ダイオード４のカソードが正
極側電源端子５に接続されている。各電源１，２の負極
１ｂ，２ｂは、負極側電源端子６に接続されると共に接
地されている。この電源用ＯＲ回路では、電源１または
２のいずれかのうち、高い方の電圧を発生する側にアノ
ードが接続されたダイオード３または４が導通し、電流
が正極側電源端子５に流れ、負荷に供給される。
である。高い信頼性が要求される通信装置等では、停電
事故等による動作停止を回避するために、例えば図２に
示すように、２系統の電源１，２を用意し、２個のダイ
オード３，４で構成された電源用ＯＲ回路を介して負荷
に電源供給を行っていた。ダイオード３のアノードは、
電源１の正極１ａに接続され、該ダイオード３のカソー
ドが図示しない負荷に電源を供給する正極側電源端子５
に接続されている。ダイオード４のアノードは、電源２
の正極２ａに接続され、該ダイオード４のカソードが正
極側電源端子５に接続されている。各電源１，２の負極
１ｂ，２ｂは、負極側電源端子６に接続されると共に接
地されている。この電源用ＯＲ回路では、電源１または
２のいずれかのうち、高い方の電圧を発生する側にアノ
ードが接続されたダイオード３または４が導通し、電流
が正極側電源端子５に流れ、負荷に供給される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
電源用ＯＲ回路では、次のような課題があった。ダイオ
ード３，４を用いる電源用ＯＲ回路は、簡単な構成であ
るという長所がある反面、ダイオード３，４における電
圧降下が、数百ｍＶにも達する。そのため、最近のよう
に、電源の高効率化が要求される通信装置等では、この
電圧降下が無視できないものになっている。
電源用ＯＲ回路では、次のような課題があった。ダイオ
ード３，４を用いる電源用ＯＲ回路は、簡単な構成であ
るという長所がある反面、ダイオード３，４における電
圧降下が、数百ｍＶにも達する。そのため、最近のよう
に、電源の高効率化が要求される通信装置等では、この
電圧降下が無視できないものになっている。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、第１〜第３の発明は、電源用ＯＲ回路において、次
のような構成にしている。即ち、第１及び第２の電源の
例えば負極に共通に接続された第１の出力端子と、第１
の電源の発生する電源電圧を所定の比で分圧して第１の
分圧電圧を出力する第１の分圧手段と、第２の電源の発
生する電源電圧を所定の比で分圧して第２の分圧電圧を
出力する第２の分圧手段とを備えている。さらに、この
電源用ＯＲ回路に、第１の分圧手段の出力に接続された
反転入力端子、第２の分圧手段の出力に接続された非反
転入力端子、反転出力端子及び非反転出力端子を有する
コンパレータと、その非反転出力端子に接続された第１
の制御電極、内部に寄生する寄生ダイオードのアノード
になる第１電極、及びこの寄生ダイオードのカソードに
なる第２電極を持つ第１の電界効果トランジスタ（以
下、ＦＥＴという）と、反転出力端子に接続された第２
の制御電極、内部に寄生する寄生ダイオードのアノード
になる第３電極、及びこの寄生ダイオードのカソードに
なる第４電極を持つ第２のＦＥＴと、第２の出力端子と
が、設けられている。第１のＦＥＴは、第１電極が第１
の電源の正極に接続され、第１の制御電極に与えられた
信号により、該第１及び第２電極間が導通状態になるよ
うになっている。第２のＦＥＴは、第３電極が第１の電
源の正極に接続され、第２の制御電極に与えられた信号
により、該第３及び第４電極間が導通状態になるように
なっている。第１及び第２のＦＥＴの第２及び第４電極
が共通に第２の出力端子に接続されている。
に、第１〜第３の発明は、電源用ＯＲ回路において、次
のような構成にしている。即ち、第１及び第２の電源の
例えば負極に共通に接続された第１の出力端子と、第１
の電源の発生する電源電圧を所定の比で分圧して第１の
分圧電圧を出力する第１の分圧手段と、第２の電源の発
生する電源電圧を所定の比で分圧して第２の分圧電圧を
出力する第２の分圧手段とを備えている。さらに、この
電源用ＯＲ回路に、第１の分圧手段の出力に接続された
反転入力端子、第２の分圧手段の出力に接続された非反
転入力端子、反転出力端子及び非反転出力端子を有する
コンパレータと、その非反転出力端子に接続された第１
の制御電極、内部に寄生する寄生ダイオードのアノード
になる第１電極、及びこの寄生ダイオードのカソードに
なる第２電極を持つ第１の電界効果トランジスタ（以
下、ＦＥＴという）と、反転出力端子に接続された第２
の制御電極、内部に寄生する寄生ダイオードのアノード
になる第３電極、及びこの寄生ダイオードのカソードに
なる第４電極を持つ第２のＦＥＴと、第２の出力端子と
が、設けられている。第１のＦＥＴは、第１電極が第１
の電源の正極に接続され、第１の制御電極に与えられた
信号により、該第１及び第２電極間が導通状態になるよ
うになっている。第２のＦＥＴは、第３電極が第１の電
源の正極に接続され、第２の制御電極に与えられた信号
により、該第３及び第４電極間が導通状態になるように
なっている。第１及び第２のＦＥＴの第２及び第４電極
が共通に第２の出力端子に接続されている。
【０００５】第１〜第３の発明によれば、以上のように
電源用ＯＲ回路を構成したので、第１の電源と第２の電
源の発生する電圧に対応する第１及び第２の分圧電圧が
コンパレータに与えられ、該コンパレータの比較に基づ
き、第１のＦＥＴまたは第２のＦＥＴのうちいずれか一
方にチャネルが形成され、該チャネルを介して電源電流
が第２の出力端子へ流れる。従って、前記課題を解決で
きるのである。
電源用ＯＲ回路を構成したので、第１の電源と第２の電
源の発生する電圧に対応する第１及び第２の分圧電圧が
コンパレータに与えられ、該コンパレータの比較に基づ
き、第１のＦＥＴまたは第２のＦＥＴのうちいずれか一
方にチャネルが形成され、該チャネルを介して電源電流
が第２の出力端子へ流れる。従って、前記課題を解決で
きるのである。
【０００６】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す電源用ＯＲ回路
の回路図である。この電源用ＯＲ回路は、第１の電源１
１と第２の電源１２のうちの高い電源電圧を発生する方
を選択して負荷に電源供給する電源用ＯＲ回路であり、
第１の分圧手段である２個の抵抗１３，１４と、第２の
分圧手段である２個の抵抗１５，１６とを備えている。
抵抗１３の一端は、電源１１の正極１１ａに接続されて
いる。この抵抗１３の他端に抵抗１４の一端が接続さ
れ、該抵抗１４の他端が、電源１１の負極１１ｂに接続
されている。抵抗１５の一端は、電源１２の正極１２ａ
に接続されている。この抵抗１５の他端に、抵抗１６の
一端が接続され、該抵抗１６の他端が電源１２の負極１
２ｂに接続されている。
の回路図である。この電源用ＯＲ回路は、第１の電源１
１と第２の電源１２のうちの高い電源電圧を発生する方
を選択して負荷に電源供給する電源用ＯＲ回路であり、
第１の分圧手段である２個の抵抗１３，１４と、第２の
分圧手段である２個の抵抗１５，１６とを備えている。
抵抗１３の一端は、電源１１の正極１１ａに接続されて
いる。この抵抗１３の他端に抵抗１４の一端が接続さ
れ、該抵抗１４の他端が、電源１１の負極１１ｂに接続
されている。抵抗１５の一端は、電源１２の正極１２ａ
に接続されている。この抵抗１５の他端に、抵抗１６の
一端が接続され、該抵抗１６の他端が電源１２の負極１
２ｂに接続されている。
【０００７】抵抗１３と抵抗１４との接続点は、演算増
幅器で構成されたコンパレータ１７の反転入力端子
（−）に接続され、抵抗１５と抵抗１６との接続点は、
該コンパレータ１７の非反転入力端子（＋）に接続され
ている。コンパレータ１７の非反転出力端子１７ａは、
第１のＦＥＴであるＰチャネル型ＦＥＴ１８の第１の制
御電極であるゲートに接続され、コンパレータ１７の反
転出力端子１７ｂは、第２のＦＥＴのＰチャネル型ＦＥ
Ｔ１９の第２の制御電極であるゲートに接続されてい
る。この電源用ＯＲ回路には、さらに、ダイオード２０
と抵抗２１とで構成された第１のヒステリシス手段と、
ダイオード２２と抵抗２３とで構成された第２のヒステ
リシス手段とが設けられている。コンパレータ１７の反
転入力端子（−）に、ダイオード２０のアノードが接続
され、該ダイオード２０のカソードが抵抗２１を介して
反転出力端子１７ｂに接続されている。コンパレータ１
７の非反転入力端子（＋）に、ダイオード２２のアノー
ドが接続され、該ダイオード２２のカソードが抵抗２３
を介して非反転出力端子１７ａに接続されている。
幅器で構成されたコンパレータ１７の反転入力端子
（−）に接続され、抵抗１５と抵抗１６との接続点は、
該コンパレータ１７の非反転入力端子（＋）に接続され
ている。コンパレータ１７の非反転出力端子１７ａは、
第１のＦＥＴであるＰチャネル型ＦＥＴ１８の第１の制
御電極であるゲートに接続され、コンパレータ１７の反
転出力端子１７ｂは、第２のＦＥＴのＰチャネル型ＦＥ
Ｔ１９の第２の制御電極であるゲートに接続されてい
る。この電源用ＯＲ回路には、さらに、ダイオード２０
と抵抗２１とで構成された第１のヒステリシス手段と、
ダイオード２２と抵抗２３とで構成された第２のヒステ
リシス手段とが設けられている。コンパレータ１７の反
転入力端子（−）に、ダイオード２０のアノードが接続
され、該ダイオード２０のカソードが抵抗２１を介して
反転出力端子１７ｂに接続されている。コンパレータ１
７の非反転入力端子（＋）に、ダイオード２２のアノー
ドが接続され、該ダイオード２２のカソードが抵抗２３
を介して非反転出力端子１７ａに接続されている。
【０００８】各ＦＥＴ１８，１９は、構造上、内部に寄
生ダイオード１８ａ，１９ａをそれぞれ持つが、これら
寄生ダイオード１８ａ，１９ａのアノードが各電源１
１，１２の正極１１ａ，１２ａにそれぞれ接続されるよ
うに、各ＦＥＴ１８，１９が電源１１，１２に接続され
ている。つまり、ＦＥＴ１８の第１電極であるドレイン
が電源１１の正極１１ａに接続され、ＦＥＴ１９の第３
電極であるドレインが電源１２の正極１１ｂに接続され
ている。第２電極及び第４電極である各ＦＥＴ１８，１
９のソースは寄生ダイオード１８ａ，１９ａのカソード
であるが、これらが、負荷に電流を供給する第２の出力
端子である正極側電源端子２４に共通に接続されてい
る。各電源１１，１２の負極１１ｂ，１２ｂは、共通に
グランドＧＮＤに接地されると共に第１の出力端子であ
る負極側電源端子２５に接続されている。
生ダイオード１８ａ，１９ａをそれぞれ持つが、これら
寄生ダイオード１８ａ，１９ａのアノードが各電源１
１，１２の正極１１ａ，１２ａにそれぞれ接続されるよ
うに、各ＦＥＴ１８，１９が電源１１，１２に接続され
ている。つまり、ＦＥＴ１８の第１電極であるドレイン
が電源１１の正極１１ａに接続され、ＦＥＴ１９の第３
電極であるドレインが電源１２の正極１１ｂに接続され
ている。第２電極及び第４電極である各ＦＥＴ１８，１
９のソースは寄生ダイオード１８ａ，１９ａのカソード
であるが、これらが、負荷に電流を供給する第２の出力
端子である正極側電源端子２４に共通に接続されてい
る。各電源１１，１２の負極１１ｂ，１２ｂは、共通に
グランドＧＮＤに接地されると共に第１の出力端子であ
る負極側電源端子２５に接続されている。
【０００９】次に、この電源用ＯＲ回路の動作を説明す
る。各抵抗１３，１５の抵抗値を共にＲa 、各抵抗１
４，１６の抵抗値を共にＲb、各抵抗２１，２３の抵抗
値を共にＲc 、抵抗１４及び抵抗２１の並列接続の抵抗
値と抵抗１６及び抵抗２３の並列接続の抵抗値とを共に
Ｒf 、各電源１１，１２が発生する電源電圧値をそれぞ
れＶ1 ，Ｖ2 、コンパレータ１７の非反転入力端子
（＋）の電圧をＶｉ（＋）、及びコンパレータ１７の反
転入力端子（−）の電圧をＶｉ（−）とする。ここで、
電源１１の正極１１ａで発生する電圧Ｖ１が電源１２の
正極１２ａで発生する電圧Ｖ２よりも高い（Ｖ１＞Ｖ
２）とき、ＦＥＴ１８の内部寄生ダイオード１８ａを介
して電源端子２４に接続された負荷に電流が流れる。抵
抗１３及び１４は、電源１１が発生する電圧Ｖ１を分圧
し、抵抗１５及び１６は、電源１２が発生する電圧Ｖ１
を分圧する。
る。各抵抗１３，１５の抵抗値を共にＲa 、各抵抗１
４，１６の抵抗値を共にＲb、各抵抗２１，２３の抵抗
値を共にＲc 、抵抗１４及び抵抗２１の並列接続の抵抗
値と抵抗１６及び抵抗２３の並列接続の抵抗値とを共に
Ｒf 、各電源１１，１２が発生する電源電圧値をそれぞ
れＶ1 ，Ｖ2 、コンパレータ１７の非反転入力端子
（＋）の電圧をＶｉ（＋）、及びコンパレータ１７の反
転入力端子（−）の電圧をＶｉ（−）とする。ここで、
電源１１の正極１１ａで発生する電圧Ｖ１が電源１２の
正極１２ａで発生する電圧Ｖ２よりも高い（Ｖ１＞Ｖ
２）とき、ＦＥＴ１８の内部寄生ダイオード１８ａを介
して電源端子２４に接続された負荷に電流が流れる。抵
抗１３及び１４は、電源１１が発生する電圧Ｖ１を分圧
し、抵抗１５及び１６は、電源１２が発生する電圧Ｖ１
を分圧する。
【００１０】ダイオード２０及び抵抗２１と、ダイオー
ド２２及び抵抗２３とは、電圧Ｖ１及び電圧Ｖ２の高低
関係の変動に対して回路の安定性を与えるために設けら
れたものであり、コンパレータ１７にヒステリシス作用
を与えるように機能するが、理解を容易にするために、
ダイオード２０及び抵抗２１と、ダイオード２２及び抵
抗２３とがないものとする。抵抗１３及び１４による分
圧と、抵抗１５及び１６による分圧とにより、コンパレ
ータ１７の反転入力端子（−）の入力電圧Ｖｉ（−）
と、非反転入力端子（＋）の入力電圧Ｖｉ（＋）とは、
次の（１）及び（２）式になる。 Ｖｉ（−）＝Ｖ１・Ｒb ／（Ｒa ＋Ｒb ） ・・・（１） Ｖｉ（＋）＝Ｖ２・Ｒb ／（Ｒa ＋Ｒb ） ・・・（２） （１）及び（２）式とＶ１＞Ｖ２の関係とから、Ｖｉ
（−）＞Ｖｉ（＋）となり、コンパレータ１７の非反転
出力端子１７ａの電圧が第１のレベルの“Ｌ”レベル、
及び反転出力端子１７ｂの電圧が第２のレベルの“Ｈ”
レベルになる。そのため、ＦＥＴ１８がオン、ＦＥＴ１
９がオフ状態になる。この状態では、負荷に供給する電
流が、ＦＥＴ１８の寄生ダイオード１８ａではなく、Ｆ
ＥＴ１８の本体に形成された電流路であるチャネルを流
れるようになる。
ド２２及び抵抗２３とは、電圧Ｖ１及び電圧Ｖ２の高低
関係の変動に対して回路の安定性を与えるために設けら
れたものであり、コンパレータ１７にヒステリシス作用
を与えるように機能するが、理解を容易にするために、
ダイオード２０及び抵抗２１と、ダイオード２２及び抵
抗２３とがないものとする。抵抗１３及び１４による分
圧と、抵抗１５及び１６による分圧とにより、コンパレ
ータ１７の反転入力端子（−）の入力電圧Ｖｉ（−）
と、非反転入力端子（＋）の入力電圧Ｖｉ（＋）とは、
次の（１）及び（２）式になる。 Ｖｉ（−）＝Ｖ１・Ｒb ／（Ｒa ＋Ｒb ） ・・・（１） Ｖｉ（＋）＝Ｖ２・Ｒb ／（Ｒa ＋Ｒb ） ・・・（２） （１）及び（２）式とＶ１＞Ｖ２の関係とから、Ｖｉ
（−）＞Ｖｉ（＋）となり、コンパレータ１７の非反転
出力端子１７ａの電圧が第１のレベルの“Ｌ”レベル、
及び反転出力端子１７ｂの電圧が第２のレベルの“Ｈ”
レベルになる。そのため、ＦＥＴ１８がオン、ＦＥＴ１
９がオフ状態になる。この状態では、負荷に供給する電
流が、ＦＥＴ１８の寄生ダイオード１８ａではなく、Ｆ
ＥＴ１８の本体に形成された電流路であるチャネルを流
れるようになる。
【００１１】逆に、電源１２の正極１２ａで発生する電
圧Ｖ２が電源１１の正極１１ａで発生する電圧Ｖ１より
も高い（Ｖ２＞Ｖ１）ときには、コンパレータ１７の非
反転出力端子１７ａが“Ｈ”レベル、及び反転出力端子
１７ｂが“Ｌ”レベルになるので、ＦＥＴ１８がオフ状
態になると共にＦＥＴ１９がオン状態になる。よって、
負荷電流はＦＥＴ１９の本体を流れ、ＦＥＴ１８には流
れない。以上が、図１の電源用ＯＲ回路の基本動作であ
る。ところが、実際の使用時には、電圧Ｖ１と電圧Ｖ２
の高低関係が頻繁に入れ代わる可能性がある。この場
合、ＦＥＴ１８，１９のうちのオン状態になる側が逐次
変化し、出力電圧の変動を助長する事になる。そこで、
ダイオード２０及び抵抗２１と、ダイオード２２及び抵
抗２３とを用いることにより、コンパレータ１７にヒス
テリシス作用を与えて、変化を穏やかにすることができ
る。
圧Ｖ２が電源１１の正極１１ａで発生する電圧Ｖ１より
も高い（Ｖ２＞Ｖ１）ときには、コンパレータ１７の非
反転出力端子１７ａが“Ｈ”レベル、及び反転出力端子
１７ｂが“Ｌ”レベルになるので、ＦＥＴ１８がオフ状
態になると共にＦＥＴ１９がオン状態になる。よって、
負荷電流はＦＥＴ１９の本体を流れ、ＦＥＴ１８には流
れない。以上が、図１の電源用ＯＲ回路の基本動作であ
る。ところが、実際の使用時には、電圧Ｖ１と電圧Ｖ２
の高低関係が頻繁に入れ代わる可能性がある。この場
合、ＦＥＴ１８，１９のうちのオン状態になる側が逐次
変化し、出力電圧の変動を助長する事になる。そこで、
ダイオード２０及び抵抗２１と、ダイオード２２及び抵
抗２３とを用いることにより、コンパレータ１７にヒス
テリシス作用を与えて、変化を穏やかにすることができ
る。
【００１２】そのダイオード２０及び抵抗２１と、ダイ
オード２２及び抵抗２３とを設けた場合、電源１１の正
極１１ａで発生する電圧Ｖ１が電源１２の正極１２ａで
発生する電圧Ｖ２よりも高い（Ｖ１＞Ｖ２）とき、コン
パレータ１７の非反転出力端子１７ａは“Ｌ”レベル、
及び反転出力端子１７ｂは“Ｈ”レベルになり、ダイオ
ード２２がオン状態になると共にダイオード２０がオフ
状態になるので、コンパレータ１７の非反転入力端子
（＋）の電圧Ｖｉ（＋）は、（３）式のように変化す
る。 Ｖｉ（＋）＝Ｖ２・Ｒf ／（Ｒa ＋Ｒf ） ・・・（３） 簡単のため、コンパレータ１７の入力電圧を各ダイオー
ド２０，２２の順方向電圧よりも十分高く設定し、これ
らの順方向電圧を無視できるものとすると、抵抗値Ｒb
が抵抗値Ｒf よりも大きいので、（１）式の電圧Ｖｉ
（＋）と（３）式の電圧Ｖｉ（＋）とを比べると、該
（３）式の電圧Ｖｉ（＋）の方が小さい。両式の差が、
コンパレータ１７における入力電圧のヒステリシス電圧
である。ここで、電源１１の電圧Ｖ１が低下してＶ１ａ
になったときに、コンパレータ１７の出力状態が反転し
たと仮定すると、（３）式と次の（４）式とが等しいと
置ける。 Ｖｉ（−）＝Ｖ１ａ・Ｒb ／（Ｒa ＋Ｒb ） ・・・（４） よって、（３）式の右辺と（４）式の右辺とを等しいと
置き、電圧Ｖ１ａについて解くと、次の（５）式が得ら
れる。 Ｖ１ａ＝Ｖ２・｛Ｒf ／（Ｒa ＋Ｒf ）｝／｛Ｒb ／（Ｒa ＋Ｒb ）｝ ・・・（５） ここで、例えばＲa ＝１００ＫΩ、Ｒb ＝１０ＫΩ及び
Ｒc ＝１００ＫΩとすれば、Ｒf ＝９．１ＫΩになるの
で、Ｖ１ａ＝０．９・Ｖ２となる。つまり、電源電圧の
約１０％のヒステリシス特性を持たせることができる。
オード２２及び抵抗２３とを設けた場合、電源１１の正
極１１ａで発生する電圧Ｖ１が電源１２の正極１２ａで
発生する電圧Ｖ２よりも高い（Ｖ１＞Ｖ２）とき、コン
パレータ１７の非反転出力端子１７ａは“Ｌ”レベル、
及び反転出力端子１７ｂは“Ｈ”レベルになり、ダイオ
ード２２がオン状態になると共にダイオード２０がオフ
状態になるので、コンパレータ１７の非反転入力端子
（＋）の電圧Ｖｉ（＋）は、（３）式のように変化す
る。 Ｖｉ（＋）＝Ｖ２・Ｒf ／（Ｒa ＋Ｒf ） ・・・（３） 簡単のため、コンパレータ１７の入力電圧を各ダイオー
ド２０，２２の順方向電圧よりも十分高く設定し、これ
らの順方向電圧を無視できるものとすると、抵抗値Ｒb
が抵抗値Ｒf よりも大きいので、（１）式の電圧Ｖｉ
（＋）と（３）式の電圧Ｖｉ（＋）とを比べると、該
（３）式の電圧Ｖｉ（＋）の方が小さい。両式の差が、
コンパレータ１７における入力電圧のヒステリシス電圧
である。ここで、電源１１の電圧Ｖ１が低下してＶ１ａ
になったときに、コンパレータ１７の出力状態が反転し
たと仮定すると、（３）式と次の（４）式とが等しいと
置ける。 Ｖｉ（−）＝Ｖ１ａ・Ｒb ／（Ｒa ＋Ｒb ） ・・・（４） よって、（３）式の右辺と（４）式の右辺とを等しいと
置き、電圧Ｖ１ａについて解くと、次の（５）式が得ら
れる。 Ｖ１ａ＝Ｖ２・｛Ｒf ／（Ｒa ＋Ｒf ）｝／｛Ｒb ／（Ｒa ＋Ｒb ）｝ ・・・（５） ここで、例えばＲa ＝１００ＫΩ、Ｒb ＝１０ＫΩ及び
Ｒc ＝１００ＫΩとすれば、Ｒf ＝９．１ＫΩになるの
で、Ｖ１ａ＝０．９・Ｖ２となる。つまり、電源電圧の
約１０％のヒステリシス特性を持たせることができる。
【００１３】以上のように、この第１の実施形態では、
抵抗１３〜１６とコンパレータ１７とＦＥＴ１８，１９
とを備え、各電源１１，１２の正極１１ａ，１２ａから
発生される電圧Ｖ１，Ｖ２の高低を比較し、高い方の電
圧を出力する側にドレインが接続されたＦＥＴ１８また
は１９を介して負荷に電源電流を流すようにしている。
そのため、一方の電源が停電しても、電源電圧を負荷に
与えることができるばかりでなく、ＯＲ素子としてダイ
オード３，４を用いた従来の電源用ＯＲ回路に比べて、
電源電圧の高効率化が可能になっている。つまり、例え
ば従来の回路で、ダイオード３，４にショットキバリア
ダイオードを使用しても、該ショットキバリアダイオー
ドにおけるオン抵抗は４００〜５００ｍΩであるが、Ｆ
ＥＴ１８，１９ではオン抵抗が１０ｍΩ程度になる。よ
って、ＯＲ素子における損失を１／４０〜１／５０に抑
えることができる。さらに、この第１の実施形態では、
ダイオード２０，２２と抵抗２１，２３とを設け、コン
パレータ１７の入力電圧Ｖｉ（−），Ｖｉ（＋）にヒス
テリシス作用を与える構成にしたので、電源１１，１２
の正極１１ａ，１２ａからそれぞれ発生する電圧Ｖ１，
Ｖ２の高低関係が頻繁に入れ代わっても、それによる出
力電圧の変動を抑制することができる。
抵抗１３〜１６とコンパレータ１７とＦＥＴ１８，１９
とを備え、各電源１１，１２の正極１１ａ，１２ａから
発生される電圧Ｖ１，Ｖ２の高低を比較し、高い方の電
圧を出力する側にドレインが接続されたＦＥＴ１８また
は１９を介して負荷に電源電流を流すようにしている。
そのため、一方の電源が停電しても、電源電圧を負荷に
与えることができるばかりでなく、ＯＲ素子としてダイ
オード３，４を用いた従来の電源用ＯＲ回路に比べて、
電源電圧の高効率化が可能になっている。つまり、例え
ば従来の回路で、ダイオード３，４にショットキバリア
ダイオードを使用しても、該ショットキバリアダイオー
ドにおけるオン抵抗は４００〜５００ｍΩであるが、Ｆ
ＥＴ１８，１９ではオン抵抗が１０ｍΩ程度になる。よ
って、ＯＲ素子における損失を１／４０〜１／５０に抑
えることができる。さらに、この第１の実施形態では、
ダイオード２０，２２と抵抗２１，２３とを設け、コン
パレータ１７の入力電圧Ｖｉ（−），Ｖｉ（＋）にヒス
テリシス作用を与える構成にしたので、電源１１，１２
の正極１１ａ，１２ａからそれぞれ発生する電圧Ｖ１，
Ｖ２の高低関係が頻繁に入れ代わっても、それによる出
力電圧の変動を抑制することができる。
【００１４】第２の実施形態 図３は、本発明の第２の実施形態を示す電源用ＯＲ回路
の回路図であり、第１の実施形態を示す図１中の要素と
共通の要素には共通の符号が付されている。この電源用
ＯＲ回路の特徴は、図１におけるダイオード２０，２２
及び抵抗２１，２３を用いずに、コンデンサ３０，３１
を設けたことであり、他の構成は図１と同様になってい
る。コンデンサ３０の一方の電極は、分圧抵抗１３，１
４の接続点に接続され、該コンデンサ３０の他方の電極
が、電源１１，１２の負極１１ｂ，１２ｂ及び電源端子
２５と共に、グランドＧＮＤに接地されている。コンデ
ンサ３１の一方の電極は、分圧抵抗１５，１６の接続点
に接続され、該コンデンサ３１の他方の電極も、電源１
１，１２の負極１１ｂ，１２ｂ及び電源端子２５と共に
グランドＧＮＤに接地されている。
の回路図であり、第１の実施形態を示す図１中の要素と
共通の要素には共通の符号が付されている。この電源用
ＯＲ回路の特徴は、図１におけるダイオード２０，２２
及び抵抗２１，２３を用いずに、コンデンサ３０，３１
を設けたことであり、他の構成は図１と同様になってい
る。コンデンサ３０の一方の電極は、分圧抵抗１３，１
４の接続点に接続され、該コンデンサ３０の他方の電極
が、電源１１，１２の負極１１ｂ，１２ｂ及び電源端子
２５と共に、グランドＧＮＤに接地されている。コンデ
ンサ３１の一方の電極は、分圧抵抗１５，１６の接続点
に接続され、該コンデンサ３１の他方の電極も、電源１
１，１２の負極１１ｂ，１２ｂ及び電源端子２５と共に
グランドＧＮＤに接地されている。
【００１５】このようなコンデンサ３０，３１を設けた
電源用ＯＲ回路において、ＦＥＴ１８，１９をオン状態
またはオフ状態にする基本動作は、第１の実施形態と同
様である。これに対し、コンデンサ３０は、コンパレー
タ１７の反転入力端子（−）に入力される電圧Ｖｉ
（−）の電圧変動を平滑化し、コンデンサ３１は、コン
パレータ１７の非反転入力端子（＋）に入力される電圧
Ｖｉ（＋）の電圧変動を平滑化する。以上のように、こ
の第２の実施形態では、第１の実施形態におけるダイオ
ード２０，２２及び抵抗２１，２３の代わりに、平滑化
用コンデンサ３０，３１を設けたので、電源１１，１２
の正極１１ａ，１２ａの発生する電圧Ｖ１，Ｖ２が変動
しても、その影響が緩和されてコンパレータ１７の反転
入力端子（−）及び非反転入力端子（＋）に入力される
ので、コンパレータ１７の入力電圧Ｖｉ（−）及びＶｉ
（＋）の高低が頻繁に入れ代わることが防止でき、出力
電圧の変動を抑制できる。
電源用ＯＲ回路において、ＦＥＴ１８，１９をオン状態
またはオフ状態にする基本動作は、第１の実施形態と同
様である。これに対し、コンデンサ３０は、コンパレー
タ１７の反転入力端子（−）に入力される電圧Ｖｉ
（−）の電圧変動を平滑化し、コンデンサ３１は、コン
パレータ１７の非反転入力端子（＋）に入力される電圧
Ｖｉ（＋）の電圧変動を平滑化する。以上のように、こ
の第２の実施形態では、第１の実施形態におけるダイオ
ード２０，２２及び抵抗２１，２３の代わりに、平滑化
用コンデンサ３０，３１を設けたので、電源１１，１２
の正極１１ａ，１２ａの発生する電圧Ｖ１，Ｖ２が変動
しても、その影響が緩和されてコンパレータ１７の反転
入力端子（−）及び非反転入力端子（＋）に入力される
ので、コンパレータ１７の入力電圧Ｖｉ（−）及びＶｉ
（＋）の高低が頻繁に入れ代わることが防止でき、出力
電圧の変動を抑制できる。
【００１６】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。図４は、電源用ＯＲ回路
の他の構成例を示す回路図であり、第１の実施形態を示
す図１中の要素と共通の要素には共通の符号が付されて
いる。第１及び第２の実施形態におけるコンパレータ１
７及びＦＥＴ１８，１９は、電源１１，１２の正極１１
ａ，１２ａ側に対して設けられたＯＲ回路であるが、負
極１１ｂ，１２ｂ側に設けてもよい。図４の電源用ＯＲ
は、その負極１１ｂ，１２ｂ側にＯＲ回路を設けた例を
示している。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。図４は、電源用ＯＲ回路
の他の構成例を示す回路図であり、第１の実施形態を示
す図１中の要素と共通の要素には共通の符号が付されて
いる。第１及び第２の実施形態におけるコンパレータ１
７及びＦＥＴ１８，１９は、電源１１，１２の正極１１
ａ，１２ａ側に対して設けられたＯＲ回路であるが、負
極１１ｂ，１２ｂ側に設けてもよい。図４の電源用ＯＲ
は、その負極１１ｂ，１２ｂ側にＯＲ回路を設けた例を
示している。
【００１７】この電源用ＯＲ回路では、２個の電源４
１，４２の正極４１ａ，４２ａが共通にグランドＧＮＤ
に接地されている。電源４１，４２の正極４１ａ，４２
ａと該電源４１の負極４１ｂとの間に、分圧用抵抗４
３，４４が直列に接続され、電源正極４１ａ，４２ａ
と、該電源４２の負極４２ｂとの間に、分圧用抵抗４
５，４６が直列に接続されている。抵抗４３，４４の接
続点がコンパレータ４７の非反転入力端子（＋）に接続
され、抵抗４５，４６の接続点がコンパレータ４７の反
転入力端子（−）に接続されている。コンパレータ４７
の非反転出力端子４７ａは、ソースが負極４１ｂに接続
されたＮチャネル型ＦＥＴ４８のゲートに接続されてい
る。コンパレータ４７の反転出力端子４７ｂは、ソース
が負極４２ｂに接続されたＮチャネル型ＦＥＴ４９のゲ
ートに接続されている。負極側の電源端子５０は、正極
４１ａ，４２ａと共にグランドＧＮＤに接続され、ＦＥ
Ｔ４８のドレインとＦＥＴ４９のドレインとが、負極側
の電源端子５１に接続されている。コンパレータ４７の
非反転入力端子（＋）と非反転出力端子４７ａとの間に
は、該非反転入力端子（＋）にアノードが接続されたダ
イオード５２と抵抗５３とが直列に接続されている。コ
ンパレータ４７の反転入力端子（−）と反転出力端子４
７ｂとの間には、該反転入力端子（−）にアノードが接
続されたダイオード５４と抵抗５５とが直列に接続され
ている。
１，４２の正極４１ａ，４２ａが共通にグランドＧＮＤ
に接地されている。電源４１，４２の正極４１ａ，４２
ａと該電源４１の負極４１ｂとの間に、分圧用抵抗４
３，４４が直列に接続され、電源正極４１ａ，４２ａ
と、該電源４２の負極４２ｂとの間に、分圧用抵抗４
５，４６が直列に接続されている。抵抗４３，４４の接
続点がコンパレータ４７の非反転入力端子（＋）に接続
され、抵抗４５，４６の接続点がコンパレータ４７の反
転入力端子（−）に接続されている。コンパレータ４７
の非反転出力端子４７ａは、ソースが負極４１ｂに接続
されたＮチャネル型ＦＥＴ４８のゲートに接続されてい
る。コンパレータ４７の反転出力端子４７ｂは、ソース
が負極４２ｂに接続されたＮチャネル型ＦＥＴ４９のゲ
ートに接続されている。負極側の電源端子５０は、正極
４１ａ，４２ａと共にグランドＧＮＤに接続され、ＦＥ
Ｔ４８のドレインとＦＥＴ４９のドレインとが、負極側
の電源端子５１に接続されている。コンパレータ４７の
非反転入力端子（＋）と非反転出力端子４７ａとの間に
は、該非反転入力端子（＋）にアノードが接続されたダ
イオード５２と抵抗５３とが直列に接続されている。コ
ンパレータ４７の反転入力端子（−）と反転出力端子４
７ｂとの間には、該反転入力端子（−）にアノードが接
続されたダイオード５４と抵抗５５とが直列に接続され
ている。
【００１８】このような構成をとることにより、例えば
電源４２が負極４２ｂから発生する電圧が電源４１の負
極４１ｂから発生する電圧よりも低いときには、ＦＥＴ
４８がオンし、該ＦＥＴ４８に形成されたチャネル及び
電源端子５１を介して電源電流が負荷に供給される。電
源４１が負極４１ｂから発生する電圧が電源４２の負極
４２ｂから発生する電圧よりも低いときには、ＦＥＴ４
９がオンし、該ＦＥＴ４９のチャネル及び電源端子５１
を介して電源電流が負荷に供給される。よって、第１の
実施形態と同様に、ＯＲ素子における損失を１／４０〜
１／５０に抑えることができると共に、ダイオード５
２，５４と抵抗５３，５５とにより、電源４１，４２の
負極４１ｂ，４２ｂからそれぞれ発生する電圧の高低関
係が頻繁に入れ代わっても、それによる出力電圧の変動
を抑制することができる。なお、ダイオード５２，５４
と抵抗５３，５５の代わりに、第２の実施形態のコンデ
ンサ３０，３１と同等の機能を持つコンデンサを設けて
もよい。
電源４２が負極４２ｂから発生する電圧が電源４１の負
極４１ｂから発生する電圧よりも低いときには、ＦＥＴ
４８がオンし、該ＦＥＴ４８に形成されたチャネル及び
電源端子５１を介して電源電流が負荷に供給される。電
源４１が負極４１ｂから発生する電圧が電源４２の負極
４２ｂから発生する電圧よりも低いときには、ＦＥＴ４
９がオンし、該ＦＥＴ４９のチャネル及び電源端子５１
を介して電源電流が負荷に供給される。よって、第１の
実施形態と同様に、ＯＲ素子における損失を１／４０〜
１／５０に抑えることができると共に、ダイオード５
２，５４と抵抗５３，５５とにより、電源４１，４２の
負極４１ｂ，４２ｂからそれぞれ発生する電圧の高低関
係が頻繁に入れ代わっても、それによる出力電圧の変動
を抑制することができる。なお、ダイオード５２，５４
と抵抗５３，５５の代わりに、第２の実施形態のコンデ
ンサ３０，３１と同等の機能を持つコンデンサを設けて
もよい。
【００１９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１及び第２の分圧手段と、該第１及び第２
の分圧手段の出力する第１及び第２の分圧電圧に基づき
相補的な第１及び第２のレベルを出力するコンパレータ
と、第１及び第２のレベルに基づき電流路が形成される
ＦＥＴを設けたので、第１及び第２の電源のうちの高い
方の電源電圧を出力している側から、電源電流がＦＥＴ
に形成された電流路を介して流れる。よって、ダイオー
ドを用いた従来の電源用ＯＲ回路では大きかった電圧降
下が小さくなり、電源の高効率化が実現できる。第２の
発明によれば、第１の発明の電源用ＯＲ回路に、第１の
ヒステリシス手段と第２のヒステリシス手段とを設けた
ので、第１及び第２の電源の発生する電源電圧における
高低関係が頻繁に変動しても、出力電圧の変動を少なく
できる。第３の発明によれば、第１の発明の電源用ＯＲ
回路に、第１のコンデンサと第２のコンデンサとを設け
たので、第１及び第２の電源の発生する電源電圧におけ
る高低関係が頻繁に変動しても、出力電圧の変動を少な
くできる。
によれば、第１及び第２の分圧手段と、該第１及び第２
の分圧手段の出力する第１及び第２の分圧電圧に基づき
相補的な第１及び第２のレベルを出力するコンパレータ
と、第１及び第２のレベルに基づき電流路が形成される
ＦＥＴを設けたので、第１及び第２の電源のうちの高い
方の電源電圧を出力している側から、電源電流がＦＥＴ
に形成された電流路を介して流れる。よって、ダイオー
ドを用いた従来の電源用ＯＲ回路では大きかった電圧降
下が小さくなり、電源の高効率化が実現できる。第２の
発明によれば、第１の発明の電源用ＯＲ回路に、第１の
ヒステリシス手段と第２のヒステリシス手段とを設けた
ので、第１及び第２の電源の発生する電源電圧における
高低関係が頻繁に変動しても、出力電圧の変動を少なく
できる。第３の発明によれば、第１の発明の電源用ＯＲ
回路に、第１のコンデンサと第２のコンデンサとを設け
たので、第１及び第２の電源の発生する電源電圧におけ
る高低関係が頻繁に変動しても、出力電圧の変動を少な
くできる。
【図１】本発明の第１の実施形態を示す電源用ＯＲ回路
の回路図である。
の回路図である。
【図２】従来の電源用ＯＲ回路の回路図である。
【図３】本発明の第２の実施形態を示す電源用ＯＲ回路
の回路図である。
の回路図である。
【図４】電源用ＯＲ回路の他の構成例を示す回路図であ
る。
る。
【符号の説明】 １１，１２，４１，４２ 第１及び第２の電源 １３〜１６，４３〜４６ 抵抗（第１及び第２の分圧手
段） １７，４７ コンパレータ １８，１９，４８，４９ Ｐチャネル型ＦＥＴ １８ａ，１９ａ 寄生ダイオード ２０，２２，５２，５４ ダイオード（第１及び第２の
ヒステリシス手段） ２１，２３，５３，５５ 抵抗（第１及び第２のヒステ
リシス手段） ２４，２５，５０，５１ 電源端子 ３０，３１ 第１及び第２のコンデンサ
段） １７，４７ コンパレータ １８，１９，４８，４９ Ｐチャネル型ＦＥＴ １８ａ，１９ａ 寄生ダイオード ２０，２２，５２，５４ ダイオード（第１及び第２の
ヒステリシス手段） ２１，２３，５３，５５ 抵抗（第１及び第２のヒステ
リシス手段） ２４，２５，５０，５１ 電源端子 ３０，３１ 第１及び第２のコンデンサ
Claims (3)
- 【請求項１】 電源電圧を発生する正極及び負極をそれ
ぞれ有する第１及び第２の電源に接続され、該第１及び
第２の電源が発生する電源電圧を択一して負荷に供給す
る電源用ＯＲ回路において、 前記第１及び第２の電源の同一極性側が接続された第１
の出力端子と、 前記第１の電源の発生する電源電圧を所定の比で分圧し
て第１の分圧電圧を出力する第１の分圧手段と、 前記第２の電源の発生する電源電圧を前記所定の比で分
圧して第２の分圧電圧を出力する第２の分圧手段と、 前記第１の出力端子が負極の場合、前記第１の分圧手段
の出力に接続された反転入力端子、前記第２の分圧手段
の出力に接続された非反転入力端子、反転出力端子及び
非反転出力端子を有し、前記第１の出力端子が正極の場
合、前記第１の分圧手段の出力に接続された非反転入力
端子、前記第２の分圧手段の出力に接続された反転入力
端子、反転出力端子及び非反転出力端子を有するコンパ
レータと、 前記非反転出力端子に接続された第１の制御電極、内部
に寄生する寄生ダイオードのアノードになる第１電極、
及び該寄生ダイオードのカソードになる第２電極を持
ち、前記第１の出力端子が負極の場合は、該第１電極が
前記第１の電源の正極に接続され、該第１の出力端子が
正極の場合は、該第２電極が該第１の電源の負極に接続
され、該第１の制御電極に与えられた信号によって該第
１及び第２電極間が導通状態になる第１の電界効果トラ
ンジスタと、 前記反転出力端子に接続された第２の制御電極、内部に
寄生する寄生ダイオードのアノードになる第３電極、及
び該寄生ダイオードのカソードになる第４電極を持ち、
前記第１の出力端子が負極の場合は、該第３電極が前記
第２の電源の正極に接続され、該第１の出力端子が正極
の場合は、該第４電極が該第２の電源の負極に接続さ
れ、該第２の制御電極に与えられた信号によって前記第
３及び第４電極間が導通状態になる第２の電界効果トラ
ンジスタと、 前記第１の出力端子が負極の場合、前記第１及び第２の
電界効果トランジスタの前記第２及び第４電極に共通に
接続され、前記第２の出力端子が正極の場合、該第１及
び第２の電界効果トランジスタの第１及び第３電極に共
通に接続された第２の出力端子とを、備えたことを特徴
する電源用ＯＲ回路。 - 【請求項２】 アノードが前記非反転入力端子側に接続
されると共にカソードが前記非反転出力端子側に接続さ
れたダイオードと該ダイオードに直列の抵抗とを有し、
該非反転入力端子と該非反転出力端子との間に接続さ
れ、前記コンパレータの該非反転入力端子の電圧と該非
反転出力端子の電圧との間にヒステリシス特性を持たせ
る第１のヒステリシス手段と、 アノードが前記反転入力端子側に接続されると共にカソ
ードが前記反転出力端子側に接続されたダイオードと該
ダイオードに直列の抵抗とを有し、該反転入力端子と該
反転出力端子との間に接続され、前記コンパレータの該
反転入力端子の電圧と該反転出力端子の電圧との間にヒ
ステリシス特性を持たせる第２のヒステリシス手段と
を、設けたことを特徴とする請求項１記載の電源用ＯＲ
回路。 - 【請求項３】 前記第１の分圧手段の出力と前記第１の
出力端子との間に接続され、該第１の分圧手段の出力す
る第１の分圧電圧を平滑化する第１のコンデンサと、 前記第２の分圧手段の出力と前記第１の出力端子との間
に接続され、該第２の分圧手段の出力する第２の分圧電
圧を平滑化する第２のコンデンサとを、設けたことを特
徴する請求項１記載の電源用ＯＲ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012588A JPH11215735A (ja) | 1998-01-26 | 1998-01-26 | 電源用ｏｒ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012588A JPH11215735A (ja) | 1998-01-26 | 1998-01-26 | 電源用ｏｒ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11215735A true JPH11215735A (ja) | 1999-08-06 |
Family
ID=11809526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012588A Withdrawn JPH11215735A (ja) | 1998-01-26 | 1998-01-26 | 電源用ｏｒ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11215735A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007510393A (ja) * | 2003-10-22 | 2007-04-19 | サイエンティフィック−アトランタ， インコーポレイテッド | バックアップ電源へのスイッチングのためのシステムおよび方法 |
| JP2008086148A (ja) * | 2006-09-28 | 2008-04-10 | Brother Ind Ltd | 電源回路 |
| JP2008125176A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Electric Device Technology Co Ltd | ヒステリシスコンパレータ回路および電源切り替え回路 |
| JP2009528810A (ja) * | 2006-03-02 | 2009-08-06 | ツエントルム・ミクロエレクトロニク・ドレスデン・アクチエンゲゼルシャフト | 動作電圧を自動的に検出する方法 |
| JP2010200581A (ja) * | 2009-02-27 | 2010-09-09 | Nec Tokin Corp | 電池装置 |
| JP2013102423A (ja) * | 2011-10-20 | 2013-05-23 | Yamaha Corp | 電源切換装置 |
| JPWO2014181631A1 (ja) * | 2013-05-08 | 2017-02-23 | 日本電気株式会社 | 電源装置および電力供給方法 |
| JP2017104006A (ja) * | 2015-12-01 | 2017-06-08 | エスアイアイ・セミコンダクタ株式会社 | 充放電制御回路及びバッテリ装置 |
| JP2020156168A (ja) * | 2019-03-19 | 2020-09-24 | 株式会社ミツバ | 電源供給回路 |
-
1998
- 1998-01-26 JP JP10012588A patent/JPH11215735A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007510393A (ja) * | 2003-10-22 | 2007-04-19 | サイエンティフィック−アトランタ， インコーポレイテッド | バックアップ電源へのスイッチングのためのシステムおよび方法 |
| JP2009528810A (ja) * | 2006-03-02 | 2009-08-06 | ツエントルム・ミクロエレクトロニク・ドレスデン・アクチエンゲゼルシャフト | 動作電圧を自動的に検出する方法 |
| JP2008086148A (ja) * | 2006-09-28 | 2008-04-10 | Brother Ind Ltd | 電源回路 |
| JP2008125176A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Electric Device Technology Co Ltd | ヒステリシスコンパレータ回路および電源切り替え回路 |
| JP4720722B2 (ja) * | 2006-11-09 | 2011-07-13 | 富士電機システムズ株式会社 | ヒステリシスコンパレータ回路および電源切り替え回路 |
| JP2010200581A (ja) * | 2009-02-27 | 2010-09-09 | Nec Tokin Corp | 電池装置 |
| JP2013102423A (ja) * | 2011-10-20 | 2013-05-23 | Yamaha Corp | 電源切換装置 |
| JPWO2014181631A1 (ja) * | 2013-05-08 | 2017-02-23 | 日本電気株式会社 | 電源装置および電力供給方法 |
| JP2017104006A (ja) * | 2015-12-01 | 2017-06-08 | エスアイアイ・セミコンダクタ株式会社 | 充放電制御回路及びバッテリ装置 |
| JP2020156168A (ja) * | 2019-03-19 | 2020-09-24 | 株式会社ミツバ | 電源供給回路 |
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