JP2019140432A

JP2019140432A - パワートランジスタのゲートドライバ回路、モータドライバ回路

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Publication number: JP2019140432A
Application number: JP2018019072A
Authority: JP
Inventors: 洋平 ▲高▼山; Yohei Takayama
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2018-02-06
Filing date: 2018-02-06
Publication date: 2019-08-22
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Abstract

【課題】スルーレートを変更可能なゲートドライバ回路を提供する。【解決手段】第１電流源２１２は、ゲートライン２０２に電流ＩＯＮをソースする。第２電流源２１４は、ゲートライン２０２から電流ＩＯＦＦをシンクする。第１基準トランジスタＭＲ１は、第１基準インピーダンス素子ＺＲ１の一端とゲートライン２０２の間に設けられる。第１駆動トランジスタＭＤ１は、電源ライン２０６とゲートライン２０２の間に設けられる。第１基準トランジスタＭＲ１と第１駆動トランジスタＭＤ１の少なくとも一方のサイズが可変に構成される。【選択図】図２

Description

本発明は、パワートランジスタを駆動するゲートドライバ回路に関する。

モータドライバやスイッチング電源などのパワーエレクトロニクスの分野において、パワートランジスタを駆動するゲートドライバ回路はきわめて重要な要素技術である。本明細書において、ハーフブリッジ回路、Ｈブリッジ回路、単相インバータ、３相インバータ、スイッチング電源などのパワートランジスタと、それを駆動するドライバ回路の組み合わせを、スイッチング回路と総称する。

図１は、スイッチング回路の簡略化したブロック図である。スイッチング回路１００Ｒは、ハーフブリッジ回路１０２と、ゲートドライバ回路２００を備え、ＯＵＴ端子に接続される負荷に、Ｖ_ＤＤ，Ｖ_ＳＳの２つの電圧で遷移する矩形の交流電圧Ｖ_ＯＵＴを供給する。

ハーフブリッジ回路１０２は、パワートランジスタであるハイサイドトランジスタ１０４、ローサイドトランジスタ１０６を含む。

ゲートドライバ回路２００は、ハイサイドドライバ２１０およびローサイドドライバ２２０を備える。ハイサイドドライバ２１０は、イネーブル状態においてハイサイドトランジスタ１０４のゲートに電流をソースする第１電流源２１２と、イネーブル状態においてハイサイドトランジスタ１０４のゲートから電流をシンクする第２電流源２１４を含む。

制御信号Ｓ_Ｈが、ハイサイドトランジスタ１０４のターンオンを指示するオンレベル（たとえばハイ）をとるとき、第１電流源２１２がイネーブル、第２電流源２１４がディセーブルとなる。これによりハイサイドトランジスタ１０４のゲートに、第１電流源２１２から電流Ｉ_ＯＮが供給されてゲート電圧Ｖ_ＧＨが上昇し、しきい値を超えるとハイサイドトランジスタ１０４がターンオンする。

制御信号Ｓ_Ｈが、ハイサイドトランジスタ１０４のターンオフを指示するオフレベル（たとえばロー）をとるとき、第１電流源２１２がディセーブル、第２電流源２１４がイネーブルとなる。これによりハイサイドトランジスタ１０４のゲートの電荷が、第２電流源２１４が生成する電流Ｉ_ＯＦＦよって放電され、ゲート電圧Ｖ_ＧＨが低下し、しきい値を下回るとハイサイドトランジスタ１０４がターンオフする。

ローサイドドライバ２２０は、第１電流源２２２および第２電流源２２４を含み、ハイサイドドライバ２１０と同様に構成される。

特開２０１４−１５５４１２号公報

ハイサイドトランジスタ１０４やローサイドトランジスタ１０６が、ゲートドライバ回路２００に外付けされる場合、ハイサイドトランジスタ１０４やローサイドトランジスタ１０６のゲート容量と、ゲート電圧の要求されるスルーレート（傾き）に応じて、電流Ｉ_ＯＮ，Ｉ_ＯＦＦの量を調節したい場合がある。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、スルーレートを変更可能なゲートドライバ回路の提供にある。

本発明のある態様は、パワートランジスタを駆動するゲートドライバ回路に関する。ゲートドライバ回路は、パワートランジスタのゲートと接続されるべきゲートラインと、パワートランジスタのソースと接続されるべきソースラインと、ゲートラインに電流をソースする第１電流源と、ゲートラインから電流をシンクする第２電流源と、を備える。
第１電流源は、一端が電源ラインと接続される第１基準インピーダンス素子と、第１基準インピーダンス素子の他端とゲートラインの間に設けられる第１基準トランジスタと、出力が第１基準トランジスタのゲートと接続され、一方の入力が第１基準インピーダンス素子の他端と接続され、他方の入力に第１基準電圧が入力される第１エラーアンプと、電源ラインとゲートラインの間に並列に設けられる複数の第１トランジスタ要素と、を備える。第１電流源は、複数の第１トランジスタ要素それぞれについて、そのゲートが第１エラーアンプの出力と接続される状態と、オフ状態と、を切りかえ可能に構成される。

本発明の別の態様も、パワートランジスタを駆動するゲートドライバ回路に関する。ゲートドライバ回路は、パワートランジスタのゲートと接続されるべきゲートラインと、パワートランジスタのソースと接続されるべきソースラインと、ゲートラインに電流をソースする第１電流源と、ゲートラインから電流をシンクする第２電流源と、を備える。第１電流源は、一端が電源ラインと接続される第１基準インピーダンス素子と、第１基準インピーダンス素子の他端とゲートラインの間に並列に設けられる複数の第１トランジスタ要素と、電源ラインとゲートラインの間に設けられ、第１トランジスタ要素と同型である第１駆動トランジスタと、出力が第１駆動トランジスタのゲートと接続され、一方の入力が第１基準インピーダンス素子の他端と接続され、他方の入力に第１基準電圧が入力される第１エラーアンプと、を備える。第１電流源は、複数の第１トランジスタ要素の少なくともひとつについて、そのゲートが第１エラーアンプの出力と接続される状態と、オフ状態と、を切りかえ可能に構成される。

第２電流源は、一端がソースラインと接続される第２基準インピーダンス素子と、第２基準インピーダンス素子の他端とゲートラインの間に並列に設けられる複数の第２トランジスタ要素と、電源ラインとゲートラインの間に設けられ、第２トランジスタ要素と同型である第２駆動トランジスタと、出力が第２駆動トランジスタのゲートと接続され、一方の入力が第２基準インピーダンス素子の他端と接続され、他方の入力に第２基準電圧が入力される第２エラーアンプと、を備える。第２電流源は、複数の第２トランジスタ要素の少なくともひとつについて、そのゲートが第２エラーアンプの出力と接続される状態と、オフ状態と、を切りかえ可能に構成される。

本発明の別の態様も、パワートランジスタを駆動するゲートドライバ回路に関する。ゲートドライバ回路は、パワートランジスタのゲートと接続されるべきゲートラインと、パワートランジスタのソースと接続されるべきソースラインと、ゲートラインに電流をソースする第１電流源と、ゲートラインから電流をシンクする第２電流源と、を備える。第１電流源は、一端が電源ラインと接続される第１基準インピーダンス素子と、第１基準インピーダンス素子の他端とゲートラインの間に設けられる第１基準トランジスタと、電源ラインとゲートラインの間に設けられ、第１基準トランジスタと同型である第１駆動トランジスタと、出力が第１駆動トランジスタおよび第１基準トランジスタそれぞれのゲートと接続され、一方の入力が第１基準インピーダンス素子の他端と接続され、他方の入力に第１基準電圧が入力される第１エラーアンプと、を備える。第１基準トランジスタと第１駆動トランジスタの少なくとも一方のサイズが変更可能に構成される。

第２電流源は、一端がソースラインと接続される第２基準インピーダンス素子と、第２基準インピーダンス素子の他端とゲートラインの間に設けられる第２基準トランジスタと、ソースラインとゲートラインの間に設けられ、第２基準トランジスタと同型である第２駆動トランジスタと、出力が第２駆動トランジスタおよび第２基準トランジスタそれぞれのゲートと接続され、一方の入力が第２基準インピーダンス素子の他端と接続され、他方の入力に第２基準電圧が入力される第２エラーアンプと、を備える。第２基準トランジスタと第２駆動トランジスタの少なくとも一方のサイズが変更可能に構成される。

本明細書において、「インピーダンス素子」あるいは「インピーダンス要素」とは、それに流れる電流に応じた電圧降下を発生させる素子をいい、抵抗や、適切にバイアスされたトランジスタなどを含む。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、スルーレートを切りかえることができる。

スイッチング回路の簡略化したブロック図である。実施の形態に係るスイッチング回路の回路図である。図２のゲートドライバ回路のひとつの動作状態を示す図である。図２のスイッチング回路の動作波形図である。比較技術に係るゲートドライバ回路の一部の回路図である。第１実施例に係るゲートドライバ回路の回路図である。第２実施例に係るゲートドライバ回路の回路図である。モータドライバ回路のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係るスイッチング回路１００の回路図である。スイッチング回路１００は、２つの電圧Ｖ_ＤＤとＶ_ＳＳのいずれか、あるいはハイインピーダンス状態をとりうる出力電圧Ｖ_ＯＵＴを生成する。スイッチング回路１００は、ブリッジ回路１０２およびゲートドライバ回路２００を備える。ゲートドライバ回路２００は、ひとつの半導体基板に集積化されたＩＣ（Integrated Circuit）であってもよい。

ブリッジ回路１０２は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを含む。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬはパワートランジスタであり、ＮチャンネルＭＯＳトランジスタあるいはＮチャンネルのＩＧＢＴ（Insulated Gate Bipolar Transistor）やＮＰＮ型バイポーラトランジスタ、スーパージャンクショントランジスタを用いることができる。

ゲートドライバ回路２００は、制御信号Ｓ_Ｈ，Ｓ_Ｌに応じて、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬを駆動する。ゲートドライバ回路２００は、ハイサイドドライバ２１０およびローサイドドライバ２２０を備える。ハイサイドドライバ２１０は、制御信号Ｓ_Ｈがオンレベル（たとえばハイ）であるときハイサイドトランジスタＭＨをオンし、制御信号Ｓ_Ｈがオフレベル（たとえばロー）であるときハイサイドトランジスタＭＨをオフする。ハイサイドドライバ２１０は、電源ライン２０６とソースライン２０４の間に設けられる。

同様にローサイドドライバ２２０は、制御信号Ｓ_Ｌがオンレベル（たとえばハイ）であるときローサイドトランジスタＭＬをオンし、制御信号Ｓ_Ｌがオフレベル（たとえばロー）であるときローサイドトランジスタＭＬをオフする。ローサイドドライバ２２０は、電源ライン２０８とソースライン２０９の間に設けられる。

ゲートドライバ回路２００は、ハイサイド出力ピンＤＨ、ローサイド出力ピンＤＬ、ハイサイドソースピンＶＳＨ、ローサイドソースピンＶＳＬを備える。ハイサイド出力ピンＤＨ、ハイサイドソースピンＶＳＨはそれぞれ、ハイサイドトランジスタＭＨのゲート、ソースと接続される。ローサイド出力ピンＤＬ、ローサイドソースピンＶＳＬはそれぞれ、ローサイドトランジスタＭＬのゲート、ソースと接続される。

ハイサイドドライバ２１０とローサイドドライバ２２０は同様に構成されるため、ここではハイサイドドライバ２１０について詳細に説明する。

ゲートライン２０２は、ハイサイド出力ピンＤＨを介してハイサイドトランジスタＭＨのゲートと接続される。ソースライン２０４は、ハイサイドソースピンＶＳＨを介してハイサイドトランジスタＭＨのソースと接続される。ハイサイドトランジスタＭＨがＩＢＧＴである場合、ソースはエミッタと読み替えればよい。

ハイサイドドライバ２１０は、ゲートライン２０２と接続される第１電流源２１２および第２電流源２１４を備える。第１電流源２１２は、制御信号Ｓ_Ｈに応じて、イネーブル状態、ディセーブル状態が切りかえ可能であり、制御信号Ｓ_Ｈがオンレベルであるときイネーブル状態となり、ゲートライン２０２を介してハイサイドトランジスタＭＨのゲートに電流Ｉ_ＯＮをソースする（吐き出す）。

第２電流源２１４は、制御信号Ｓ_Ｈに応じて、イネーブル、ディセーブルが切りかえ可能であり、制御信号Ｓ_Ｈがオフレベルであるときイネーブル状態となり、ゲートライン２０２を介してハイサイドトランジスタＭＨのゲートから電流Ｉ_ＯＦＦをシンクする（吸い込む）。

第１電流源２１２の構成を説明する。第１電流源２１２は、主として第１基準インピーダンス素子ＺＲ１、第１基準トランジスタＭＲ１、第１駆動トランジスタＭＤ１、第１エラーアンプＥＡ１を含む。第１基準インピーダンス素子ＺＲ１の一端は、電源ライン２０６と接続される。第１基準トランジスタＭＲ１は、第１基準インピーダンス素子ＺＲ１の他端とゲートライン２０２の間に設けられる。電源ライン２０６には、ハイサイドトランジスタＭＨのドレインの電圧Ｖ_ＤＤより高い電源電圧Ｖ_Ｈが供給されている。電源電圧Ｖ_Ｈは、チャージポンプなどの昇圧回路を利用してゲートドライバ回路２００が生成してもよいし、ブートストラップ回路によって生成してもよいし、外部から供給される電圧を用いてもよい。

第１エラーアンプＥＡは、出力が第１基準トランジスタＭＲ１のゲートと接続され、一方の入力が第１基準インピーダンス素子ＺＲ１の他端（第１基準トランジスタＭＲ１のソース）と接続され、他方の入力に第１基準電圧Ｖ_ＲＥＦ１が入力される。

第１駆動トランジスタＭＤ１は、第１基準トランジスタＭＲ１と同型であり、電源ライン２０６とゲートライン２０２の間に設けられる。

第１基準トランジスタＭＲ１と第１駆動トランジスタＭＤ１は、ペア性を有するように、半導体基板上で近接配置される。

第１駆動トランジスタＭＤ１のサイズS_D1は、第１基準トランジスタＭＲ１のサイズS_R1より十分に大きく設計される。トランジスタのサイズSは、チャネル幅W、ゲート長Lの比として規定される。
S = W/L

第１駆動トランジスタＭＤ１と第１基準トランジスタＭＲ１の少なくとも一方は、サイズ（S=W/L）が可変に構成される。

たとえば第１駆動トランジスタＭＤ１と第１基準トランジスタＭＲ１のサイズ比を（S_D1／S_R1）で定義するとき、（S_D1／S_R1）を、１００倍〜１０００００倍の範囲で可変となるように設計してもよい。

第１インピーダンス素子Ｚ１の一端は電源ライン２０６と接続される。第１基準電流源ＣＳＲ１は、第１インピーダンス素子Ｚ１の他端と接続される。第１基準電流源ＣＳＲ１が生成する電流Ｉ_Ｒが第１インピーダンス素子Ｚ１に流れると、その他端には第１基準電圧Ｖ_ＲＥＦ１が発生する。第１インピーダンス素子Ｚ１と第１基準インピーダンス素子ＺＲ１は同型の素子を用い、それらはペア性を有するように、半導体基板上で近接配置される。

以上が第１電流源２１２の構成である。第２電流源２１４は、主として第２基準トランジスタＭＲ２、第２基準インピーダンス素子ＺＲ２、第２駆動トランジスタＭＤ２を備える。第２電流源２１４は、第１電流源２１２を天地反転し、トランジスタの導電型を入れ替えた構成と把握できる。第２電流源２１４についても、第２駆動トランジスタＭＤ２と第２基準トランジスタＭＲ２の少なくとも一方は、サイズ（S=W/L）が可変に構成される。

また、第２基準電圧Ｖ_ＲＥＦ２を生成するために、第２基準電流源ＣＳＲ２および第２インピーダンス素子Ｚ２が設けられる。

ゲートドライバ回路２００には、動作開始に先立って、第１基準トランジスタＭＲ１と第１駆動トランジスタＭＤ１のサイズ比を指定する設定値ＳＥＴＨが与えられる。またゲートドライバ回路２００には、第２基準トランジスタＭＲ２と第２駆動トランジスタＭＤ２のサイズ比を指定する設定値ＳＥＴＬが与えられる。設定値ＳＥＴＨ，ＳＥＴＬは、Ｉ^２Ｃ（Inter IC）インタフェースや、ＳＰＩ（Serial Peripheral Interface）によって、外部から設定可能である。

コントローラ２４０は、設定値ＳＥＴＨにもとづいて第１電流源２１２側のサイズ比S_D1/S_R1をセットし、設定値ＳＥＴＬにもとづいて第２電流源２１４側のサイズ比S_D2/S_R2をセットする。

第１電流源２１２は、制御信号Ｓ_Ｈに応じてイネーブル状態とディセーブル状態が切替可能となっている。制御信号Ｓ_Ｈがハイ（オンレベル）のとき第１電流源２１２はイネーブル状態となり、第１エラーアンプＥＡ１の出力が第１基準トランジスタＭＲ１および第１駆動トランジスタＭＤ１のゲートと接続される。

制御信号ＳＨがロー（オフレベル）のとき、第１電流源２１２はディセーブル状態となり、第１エラーアンプＥＡ１の出力は、第１基準トランジスタＭＲ１および第１駆動トランジスタＭＤ１のゲートから切り離される。ディセーブル状態では、第１基準トランジスタＭＲ１、第１駆動トランジスタＭＤ１が確実にオフするように、それらのゲートはプルアップされる。

第２電流源２１４についても同様であり、制御信号Ｓ_Ｈの反転信号に応じてイネーブル状態とディセーブル状態が切替可能となっている。制御信号Ｓ_Ｈがローのとき第２電流源２１４はイネーブル状態となり、第２エラーアンプＥＡ２の出力が第２基準トランジスタＭＲ２および第２駆動トランジスタＭＤ２のゲートと接続される。

制御信号ＳＨがハイのとき、第２電流源２１４はディセーブル状態となり、第２エラーアンプＥＡ２の出力は、第２基準トランジスタＭＲ２および第２駆動トランジスタＭＤ２のゲートから切り離される。ディセーブル状態では、第２基準トランジスタＭＲ２、第２駆動トランジスタＭＤ２が確実にオフするように、それらのゲートはプルダウンされる。

ローサイドドライバ２２０については、ハイサイドドライバ２１０と同様に構成することができるため説明を省略する。以上がゲートドライバ回路２００の構成である。続いてその動作を説明する。

図３（ａ）、（ｂ）は、図２のゲートドライバ回路２００の動作状態を示す図である。図３（ａ）、（ｂ）には第１電流源２１２のみが示される。この例では、第１駆動トランジスタＭＤ１のサイズは、第１基準トランジスタＭＲ１のサイズの５００００倍に設定される。なおここで参照する具体的な数値は、説明の簡潔、理解の容易化を目的として示すものに過ぎない。

図３（ａ）には、制御信号Ｓ_Ｈがオンレベル（Ｈ）である第１状態が示される。第１基準電流源ＣＳＲ１が生成する基準電流Ｉ_Ｒ１によって、第１インピーダンス素子Ｚ１に、電圧降下ΔＶが発生し、Ｖ_ＲＥＦ１＝Ｖ_Ｈ−ΔＶとなる。第１エラーアンプＥＡ１によって、第１基準インピーダンス素子ＺＲ１の電圧降下がΔＶとなるようにフィードバックがかかる。ＺＲ１の抵抗値を１０ｋΩ、ΔＶ＝０．１Ｖとすると、第１基準トランジスタＭＲ１には、Ｉ_ＲＥＦ１＝１０μＡの電流が流れる。このときの第１基準トランジスタＭＲ１のゲートソース間電圧をＶ_ＧＳＲとするとき、第１駆動トランジスタＭＤ１のゲートソース間には、ΔＶ＋Ｖ_ＧＳＲが印加され、第１駆動トランジスタＭＤ１には、Ｉ_ＤＲＶ１≒Ｉ_ＲＥＦ１×５００００＝５００ｍＡの電流Ｉ_ＤＲＶ１が流れる。

そして、第１基準トランジスタＭＲ１、第１駆動トランジスタＭＤ１の電流の合計が駆動電流Ｉ_ＯＮとなる。なお、基準電流Ｉ_ＲＥＦ１は、駆動電流Ｉ_ＤＲＶ１に比べて十分に小さく、無視することができ、実効的な駆動電流Ｉ_ＯＮは、第１駆動トランジスタＭＤ１によって生成されると言える。

図３（ｂ）には、制御信号Ｓ_Ｈがオフレベル（Ｌ）である第２状態が示される。第２状態では、第１基準トランジスタＭＲ１、第１駆動トランジスタＭＤ１のゲートは、第１エラーアンプＥＡ１のゲートと切り離され、プルアップ抵抗を介して電源ライン２０６にプルアップされる。このとき、Ｉ_ＲＥＦ１、Ｉ_ＤＲＶ１はゼロであり、駆動電流Ｉ_ＯＮもゼロとなる。

第２状態において、第１エラーアンプＥＡ１の出力を反転入力端子と接続し、バッファとして動作させてもよい。これにより、制御信号Ｓ_Ｈがオフレベルである間も、第１エラーアンプＥＡ１の出力電圧、ならびに第１基準インピーダンス素子ＺＲ１と第１基準トランジスタＭＲ１の接続ノードの電位を、第１状態と同じ電圧レベルに保つことができる。その結果、次に制御信号Ｓ_Ｈがオンレベルに遷移したときに、短時間で駆動電流Ｉ_ＯＮを立ち上げることができる。

図４は、図２のスイッチング回路１００の動作波形図である。時刻ｔ_０に制御信号Ｓ_Ｈがオンレベルとなると、第１基準トランジスタＭＲ１に基準電流Ｉ_ＲＥＦ１が流れ、基準電流Ｉ_ＲＥＦ１に実質的に比例した駆動電流Ｉ_ＯＮが生成される。比例定数は、サイズ比S_D1/S_R1に応じている。駆動電流Ｉ_ＯＮによってハイサイドトランジスタＭＨのゲート容量が充電されると、ハイサイドトランジスタＭＨのゲートソース間電圧Ｖ_ＧＳＨが増大する。そして、ハイサイドトランジスタＭＨのゲート電圧が上昇し、時刻ｔ_１にゲートソース間電圧Ｖ_ＧＳＨがＭＯＳトランジスタのしきい値Ｖ_{ｔｈ（ＧＳ）}を超えると、ハイサイドトランジスタＭＨがターンオンする。その後、ハイサイドトランジスタＭＨのゲート電圧が電源電圧Ｖ_Ｈに近づくと、第１基準トランジスタＭＲ１および第１駆動トランジスタＭＤ１のドレインソース間電圧がゼロに近づき、駆動電流Ｉ_ＯＮがゼロになる。その後、ハイサイドトランジスタＭＨのオンが維持される。

時刻ｔ_２に制御信号Ｓ_Ｈがオフレベルになると、第１電流源２１２がディセーブル、第２電流源２１４がイネーブルとなり、第２基準トランジスタＭＲ２に基準電流Ｉ_ＲＥＦ２が流れ、基準電流Ｉ_ＲＥＦ２に実質的に比例した駆動電流Ｉ_ＯＦＦが生成される。比例定数は、サイズ比S_D2/S_R2に応じている。駆動電流Ｉ_ＯＦＦによってハイサイドトランジスタＭＨのゲート容量が放電されると、ハイサイドトランジスタＭＨのゲートソース間電圧Ｖ_ＧＳＨが小さくなる。そして、時刻ｔ_３にゲートソース間電圧Ｖ_ＧＳＨがＭＯＳトランジスタのしきい値Ｖ_{ｔｈ（ＧＳ）}を下回ると、ハイサイドトランジスタＭＨがターンオフする。その後、ハイサイドトランジスタＭＨのゲート電圧が低下すると、第２基準トランジスタＭＲ２および第２駆動トランジスタＭＤ２のドレインソース間電圧がゼロに近づき、駆動電流Ｉ_ＯＦＦがゼロになる。その後、ハイサイドトランジスタＭＨのオフが維持される。

以上がゲートドライバ回路２００の動作である。
このゲートドライバ回路２００によれば、サイズ比S_D1/S_R1に応じて駆動電流Ｉ_ＯＮを調節することができ、ハイサイドトランジスタＭＨをターンオンする際のゲート電圧のスルーレートを設定できる。同様にサイズ比S_D2/S_R2に応じて駆動電流Ｉ_ＯＦＦを調節することができ、ハイサイドトランジスタＭＨをターンオフする際のゲート電圧のスルーレートを設定できる。

ローサイドトランジスタＭＬの駆動についても同様である。

このゲートドライバ回路２００の利点は、比較技術との対比によって明確となる。図５は、比較技術に係るゲートドライバ回路２００Ｒの一部の回路図である。図５には、第１電流源２１２に相当する部分（２１２Ｒ）のみが示される。この比較技術においては、基準トランジスタと駆動トランジスタのソースが共通に接続されており、駆動電流Ｉ_ＯＮのすべてが、基準インピーダンス素子ＺＲに流れる。したがって基準インピーダンス素子ＺＲにおいて、非常に大きな電力損失が発生してしまう。たとえば基準インピーダンス素子ＺＲの電圧降下をΔＶ＝０．１Ｖ、Ｉ_ＯＮ＝５００ｍＡとすると、ΔＶ×Ｉ_ＯＮ＝５０ｍＷもの電力が基準インピーダンス素子ＺＲにおいて消費される。

これに対して図２のゲートドライバ回路２００によれば、駆動電流Ｉ_ＯＮのうちの非常に小さい一部Ｉ_ＲＥＦ１のみが第１基準インピーダンス素子ＺＲ１に流れるため、電力損失を大幅に低減できる。ΔＶ＝０．１Ｖ、Ｉ_ＲＥＦ１＝１０μＡとすると、消費電力はわずかにΔＶ×Ｉ_ＯＮ＝１μＷとなる。

本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な実施例や変形例を説明する。

（第１実施例）
図６は、第１実施例に係るゲートドライバ回路２００Ａの回路図である。第１実施例では、第１電流源２１２Ａは、第１基準トランジスタＭＲ１のサイズS_R1が固定され、第１駆動トランジスタＭＤ１のサイズS_D1が可変に構成される。同様に、第２電流源２１４Ａは、第２基準トランジスタＭＲ２のサイズS_R2が固定され、第２駆動トランジスタＭＤ２のサイズS_D2が可変に構成される。

第１駆動トランジスタＭＤ１は、並列に接続された複数のトランジスタ要素ＭＰ_１〜ＭＰ_Ｍを含む。トランジスタ要素ＭＰの個数Ｍは特に限定されず、２または２より大きい任意の数を取り得る。複数のトランジスタ要素ＭＰは、第１基準トランジスタＭＲ１とペア性を有するように、半導体基板上で近接配置される。

複数のトランジスタ要素ＭＰ_１〜ＭＰ_Ｍは、個別に有効、無効が選択可能となっている。第１駆動トランジスタＭＤ１は、有効とされたトランジスタ要素ＭＰの並列接続によって形成される。

トランジスタ要素ＭＰ_ｉが有効であるとき、そのゲートは、第１エラーアンプＥＡ１の出力と接続される。トランジスタ要素ＭＰ_ｉが無効であるときには、そのゲートには第１エラーアンプＥＡ１の出力とは無関係の電圧が印加され、トランジスタ要素ＭＰ_ｉはオフしている。つまり第１電流源２１２Ａは、複数のトランジスタ要素ＭＰ_１〜ＭＰ_Ｍそれぞれについて、そのゲートが第１エラーアンプＥＡ１の出力と接続される状態と、オフ状態と、が切りかえ可能に構成される。

複数のトランジスタ要素ＭＰ_１〜ＭＰ_Ｍのサイズは同一であってもよいし、異なっていてもよい。ｉ番目（１≦ｉ≦Ｍ）のトランジスタ要素ＭＰ_ｉのサイズをS_iと書くとき、S_i≫S_R1が成り立っており、S₁,S₂,...S_M は、S_R1の１００倍以上であってもよい。第１駆動トランジスタＭＤ１のサイズS_D1は、有効なトランジスタ要素ＭＰのサイズの合計であり、以下の式で与えられる。ｊは有効なトランジスタ要素の番号を表す。
S_D1 = ΣS_j

駆動電流Ｉ_ＯＮは、以下の式で与えられる。
Ｉ_ＯＮ＝Ｉ_ＲＥＦ１×ΣS_j／S_R1

各トランジスタ要素ＭＰの有効、無効を制御するための回路構成は特に限定されない。たとえば第１駆動トランジスタＭＤ１は、複数のトランジスタ要素ＭＰ_１〜ＭＰ_Ｍに加えて、それらに対応する複数の第１スイッチＳＷ１＿１〜ＳＷ１＿Ｍ、複数の第２スイッチＳＷ２＿１〜ＳＷ２＿Ｍ、複数のインピーダンス要素ＺＰ_１〜ＺＰ_Ｍを含んでもよい。

各トランジスタ要素ＭＰ_ｉの有効、無効は、対応する第１スイッチＳＷ１＿ｉ、第２スイッチＳＷ２＿ｉおよびインピーダンス要素ＺＰ_ｉに応じて制御される。第１スイッチＳＷ１＿ｉは、対応するトランジスタ要素ＭＰ_ｉのゲートと、第１エラーアンプＥＡ１の出力の間に設けられる。第２スイッチＳＷ２＿ｉは、対応するトランジスタ要素ＭＰ_ｉのゲートソース間に設けられる。インピーダンス要素ＺＰ_ｉは、対応するトランジスタ要素ＭＰ_ｉのゲートソース間に、第２スイッチＳＷ２＿ｉと直列に設けてもよい。

コントローラ２４０は、有効とすべきトランジスタ要素ＭＰ_ｉについては、第１スイッチＳＷ１＿ｉをオン、第２スイッチＳＷ２＿ｉをオフとする。またコントローラ２４０は、無効とすべきトランジスタ要素ＭＰ＿ｉについては、第１スイッチＳＷ１＿ｉをオフ、第２スイッチＳＷ２＿ｉをオンとする。インピーダンス要素ＭＰおよび第２スイッチＳＷ２のいずれか一方は省略してもよい。

第２電流源２１４Ａについても第１電流源２１２Ａと同様に構成することができる。具体的には、第２駆動トランジスタＭＤ２は、並列に接続された複数のトランジスタ要素ＭＮ_１〜ＭＮ_Ｍを含む。トランジスタ要素ＭＮの個数Ｎは特に限定されず、２または２より大きい任意の数を取り得る。複数のトランジスタ要素ＭＮは、第２基準トランジスタＭＲ２とペア性を有するように、半導体基板上で近接配置される。

複数のトランジスタ要素ＭＮ_１〜ＭＮ_Ｎは、個別に有効、無効が選択可能であり、第２駆動トランジスタＭＤ２は、有効とされたトランジスタ要素ＭＮの並列接続によって形成される。

第３スイッチＳＷ３、第４スイッチＳＷ４およびインピーダンス要素ＺＮは、トランジスタ要素ＭＮの有効、無効を切りかえるために設けられる。コントローラ２４０は、有効とすべきトランジスタ要素ＭＮ_ｉについては、第３スイッチＳＷ３＿ｉをオン、第４スイッチＳＷ４＿ｉをオフとする。またコントローラ２４０は、無効とすべきトランジスタ要素ＭＮ＿ｉについては、第３スイッチＳＷ３＿ｉをオフ、第４スイッチＳＷ４＿ｉをオンとする。インピーダンス要素ＭＮおよび第４スイッチＳＷ４のいずれか一方は省略してもよい。

なお、複数のトランジスタ要素ＭＮ_１〜ＭＮ_Ｎは、ブリッジ回路１０２のローサイドトランジスタＭＬのオン期間においてすべてオンされ、ローサイドトランジスタＭＬのオン期間において、ハイサイドトランジスタＭＨを強くオフすることができる。これにより、ローサイドトランジスタＭＬのターンオンの際の遷移（電圧変動）が容量結合によってハイサイドトランジスタＭＨのゲートに入力されたとしても、ハイサイドトランジスタＭＨが誤ってターンオンするのを防止できる。

（第２実施例）
図７は、第２実施例に係るゲートドライバ回路２００Ｂの回路図である。第２実施例では、第１電流源２１２Ｂは、第１基準トランジスタＭＲ１のサイズS_R1が可変であり、第１駆動トランジスタＭＤ１のサイズS_D1が固定して構成される。同様に、第２電流源２１４Ｂは、第２基準トランジスタＭＲ２のサイズS_R2が可変であり、第２駆動トランジスタＭＤ２のサイズS_D2が固定して構成される。

第１電流源２１２Ｂに関して、第１基準トランジスタＭＲ１は、並列に接続された複数のトランジスタ要素ＭＰ_１〜ＭＰ_Ｍを含む。トランジスタ要素ＭＰの個数Ｍは特に限定されず、２または２より大きい任意の数を取り得る。複数のトランジスタ要素ＭＰ_１〜ＭＰ_Ｍは、個別に有効、無効が選択可能となっている。第１基準トランジスタＭＲ１は、有効とされたトランジスタ要素ＭＰの並列接続によって形成される。図７における第１基準トランジスタＭＲ１の構成は、図６における第１駆動トランジスタＭＤ１の構成と同様である。

複数のトランジスタ要素ＭＰ_１〜ＭＰ_Ｍのサイズは同一であってもよいし、異なっていてもよい。ｉ番目（１≦ｉ≦Ｍ）のトランジスタ要素ＭＰ_ｉのサイズをS_iと書くとき、S_i≪S_D1が成り立っており、S₁,S₂,...S_M は、S_D1の１／１００倍以下であってもよい。

第１基準トランジスタＭＲ１のサイズS_R1は、有効なトランジスタ要素ＭＰのサイズの合計であり、以下の式で与えられる。ｊは有効なトランジスタ要素の番号を表す。
S_R1 = Σ S_j

駆動電流Ｉ_ＯＮは、以下の式で与えられる。
Ｉ_ＯＮ＝Ｉ_ＲＥＦ１×S_D1／ΣS_j

第２電流源２１４Ｂに関して、第２基準トランジスタＭＲ２は、並列に接続された複数のトランジスタ要素ＭＮ_１〜ＭＮ_Ｎを含む。第２基準トランジスタＭＲ２は、有効とされたトランジスタ要素ＭＮの並列接続によって形成される。図７における第２基準トランジスタＭＲ２の構成は、図６における第２駆動トランジスタＭＤ２の構成と同様である。

（用途）
続いてゲートドライバ回路２００の用途を説明する。ゲートドライバ回路２００は、モータドライバに好適に使用することができる。図８は、モータドライバ回路のブロック図である。この例では駆動対象は三相モータであり、モータドライバ回路３００は、三相ブリッジ回路（三相インバータ）３０２と、ゲートドライバ回路２００Ｃを備える。三相ブリッジ回路３０２は、Ｕ・Ｖ・Ｗ相のレグを含み、各レグは、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬを含む。

三相ブリッジ回路３０２の各レグには、電流検出用のシャント抵抗Ｒ_Ｕ，Ｒ_Ｖ，Ｒ_Ｗが設けられる。ハイサイドドライバ２１０Ｕ，２１０Ｖ，２１０Ｗは、ハイサイドトランジスタＭＨＵ，ＭＨＶ，ＭＨＷを駆動する。ローサイドドライバ２２０Ｕ，２２０Ｖ，２２０Ｗは、ローサイドトランジスタＭＬＵ，ＭＬＶ，ＭＬＷを駆動する。ハイサイドドライバ２１０およびローサイドドライバ２２０は、上述のゲートドライバ回路２００のアーキテクチャを用いて構成される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

ゲートドライバ回路２００の用途は、三相モータのドライバ回路には限定されず、単相モータの駆動回路にも適用可能である。あるいは、スイッチング電源のスイッチング素子の駆動回路に適用することも可能である。

第１電流源２１２を、ゲートドライバ回路以外の用途に用いてもよい。たとえば第１電流源２１２を、ＬＥＤ（発光ダイオード）のアノードに接続して、ＬＥＤ駆動回路として利用してもよい。

第２電流源２１４を、ゲートドライバ回路以外の用途に用いてもよい。たとえば第２電流源２１４を、ＬＥＤ（発光ダイオード）のカソードに接続して、ＬＥＤ駆動回路として利用してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…スイッチング回路、１０２…ブリッジ回路、ＭＨ…ハイサイドトランジスタ、ＭＬ…ローサイドトランジスタ、２００…ゲートドライバ回路、２０２…ゲートライン、２０４…ソースライン、２０６…電源ライン、２０９…ソースライン、ＤＨ…ハイサイド出力ピン、ＤＬ…ローサイド出力ピン、ＶＳＨ…ハイサイドソースピン、ＶＳＬ…ローサイドソースピン、２１０…ハイサイドドライバ、２１２…第１電流源、２１４…第２電流源、２２０…ローサイドドライバ、ＭＲ１…第１基準トランジスタ、ＺＲ１…第１基準インピーダンス素子、ＥＡ１…第１エラーアンプ、ＭＤ１…第１駆動トランジスタ、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＭＰ，ＭＮ…トランジスタ要素、ＣＳＲ１…第１基準電流源、ＭＲ２…第２基準トランジスタ、ＺＲ２…第２基準インピーダンス素子、ＭＤ２…第２駆動トランジスタ、ＥＡ２…第２エラーアンプ、ＣＳＲ２…第２基準電流源、２４０…コントローラ。

Claims

パワートランジスタを駆動するゲートドライバ回路であって、
前記パワートランジスタのゲートと接続されるべきゲートラインと、
前記パワートランジスタのソースと接続されるべきソースラインと、
前記ゲートラインに電流をソースする第１電流源と、
前記ゲートラインから電流をシンクする第２電流源と、
を備え、
前記第１電流源は、
一端が電源ラインと接続される第１基準インピーダンス素子と、
前記第１基準インピーダンス素子の他端と前記ゲートラインの間に設けられる第１基準トランジスタと、
出力が前記第１基準トランジスタのゲートと接続され、一方の入力が前記第１基準インピーダンス素子の前記他端と接続され、他方の入力に第１基準電圧が入力される第１エラーアンプと、
前記電源ラインと前記ゲートラインの間に並列に設けられる複数の第１トランジスタ要素と、
を備え、
前記第１電流源は、前記複数の第１トランジスタ要素それぞれについて、そのゲートが前記第１エラーアンプの出力と接続される状態と、オフ状態と、を切りかえ可能に構成されることを特徴とするゲートドライバ回路。
前記第１電流源は、
複数の第１スイッチであって、それぞれが、前記複数の第１トランジスタ要素の対応するひとつのゲートと前記第１エラーアンプの出力の間に設けられた、複数の第１スイッチをさらに備えることを特徴とする請求項１に記載のゲートドライバ回路。
前記第１電流源は、
複数の第２スイッチであって、それぞれが、前記複数の第１トランジスタ要素の対応するひとつのゲートソース間に設けられた、複数の第２スイッチをさらに備えることを特徴とする請求項１または２に記載のゲートドライバ回路。
前記第１電流源は、
一端が前記電源ラインと接続される第１インピーダンス素子と、
前記第１インピーダンス素子の他端と接続される第１基準電流源と、
をさらに備え、前記第１インピーダンス素子の前記他端の電圧が、前記第１基準電圧であることを特徴とする請求項１から３のいずれかに記載のゲートドライバ回路。
前記第２電流源は、
一端が前記ソースラインと接続される第２基準インピーダンス素子と、
前記第２基準インピーダンス素子の他端と前記ゲートラインの間に設けられる第２基準トランジスタと、
出力が前記第２基準トランジスタのゲートと接続され、一方の入力が前記第２基準インピーダンス素子の前記他端と接続され、他方の入力に第２基準電圧が入力される第２エラーアンプと、
前記ゲートラインと前記ソースラインの間に並列に設けられる、前記第２基準トランジスタと同型である複数の第２トランジスタ要素と、
を備え、
前記第２電流源は、前記複数の第２トランジスタ要素それぞれについて、そのゲートが前記第２エラーアンプの出力と接続される状態と、オフ状態と、を切りかえ可能に構成されることを特徴とする請求項１から４のいずれかに記載のゲートドライバ回路。
前記パワートランジスタは、ブリッジ回路のハイサイドトランジスタであり、
前記複数の第２トランジスタ要素は、前記ブリッジ回路のローサイドトランジスタのオン期間において、すべてオンされることを特徴とする請求項５に記載のゲートドライバ回路。
パワートランジスタを駆動するゲートドライバ回路であって、
前記パワートランジスタのゲートと接続されるべきゲートラインと、
前記パワートランジスタのソースと接続されるべきソースラインと、
前記ゲートラインに電流をソースする第１電流源と、
前記ゲートラインから電流をシンクする第２電流源と、
を備え、
前記第１電流源は、
一端が電源ラインと接続される第１基準インピーダンス素子と、
前記第１基準インピーダンス素子の他端と前記ゲートラインの間に並列に設けられる複数の第１トランジスタ要素と、
前記電源ラインと前記ゲートラインの間に設けられ、前記第１トランジスタ要素と同型である第１駆動トランジスタと、
出力が前記第１駆動トランジスタのゲートと接続され、一方の入力が前記第１基準インピーダンス素子の前記他端と接続され、他方の入力に第１基準電圧が入力される第１エラーアンプと、
を備え、
前記第１電流源は、前記複数の第１トランジスタ要素の少なくともひとつについて、そのゲートが前記第１エラーアンプの出力と接続される状態と、オフ状態と、を切りかえ可能に構成されることを特徴とするゲートドライバ回路。
前記第２電流源は、
一端が前記ソースラインと接続される第２基準インピーダンス素子と、
前記第２基準インピーダンス素子の他端と前記ゲートラインの間に並列に設けられる複数の第２トランジスタ要素と、
前記電源ラインと前記ゲートラインの間に設けられ、前記第２トランジスタ要素と同型である第２駆動トランジスタと、
出力が前記第２駆動トランジスタのゲートと接続され、一方の入力が前記第２基準インピーダンス素子の前記他端と接続され、他方の入力に第２基準電圧が入力される第２エラーアンプと、
を備え、
前記第２電流源は、前記複数の第２トランジスタ要素の少なくともひとつについて、そのゲートが前記第２エラーアンプの出力と接続される状態と、オフ状態と、を切りかえ可能に構成されることを特徴とする請求項７に記載のゲートドライバ回路。
パワートランジスタを駆動するゲートドライバ回路であって、
前記パワートランジスタのゲートと接続されるべきゲートラインと、
前記パワートランジスタのソースと接続されるべきソースラインと、
前記ゲートラインに電流をソースする第１電流源と、
前記ゲートラインから電流をシンクする第２電流源と、
を備え、
前記第１電流源は、
一端が電源ラインと接続される第１基準インピーダンス素子と、
前記第１基準インピーダンス素子の他端と前記ゲートラインの間に設けられる第１基準トランジスタと、
前記電源ラインと前記ゲートラインの間に設けられた前記第１基準トランジスタと同型である第１駆動トランジスタと、
出力が前記第１基準トランジスタおよび前記第１駆動トランジスタそれぞれのゲートと接続され、一方の入力が前記第１基準インピーダンス素子の前記他端と接続され、他方の入力に第１基準電圧が入力される第１エラーアンプと、
を備え、
前記第１基準トランジスタと前記第１駆動トランジスタの少なくとも一方のサイズが可変に構成されることを特徴とするゲートドライバ回路。
前記第２電流源は、
一端が前記ソースラインと接続される第２基準インピーダンス素子と、
前記第２基準インピーダンス素子の他端と前記ゲートラインの間に設けられる第２基準トランジスタと、
前記ソースラインと前記ゲートラインの間に設けられた前記第２基準トランジスタと同型である第２駆動トランジスタと、
出力が前記第２基準トランジスタおよび前記第２駆動トランジスタそれぞれのゲートと接続され、一方の入力が前記第２基準インピーダンス素子の前記他端と接続され、他方の入力に第２基準電圧が入力される第２エラーアンプと、
を備え、
前記第２基準トランジスタと前記第２駆動トランジスタの少なくとも一方のサイズが可変に構成されることを特徴とする請求項９に記載のゲートドライバ回路。
三相ブリッジ回路と、
前記三相ブリッジ回路を駆動する請求項１から１０のいずれかに記載のゲートドライバ回路と、
を備えることを特徴とするモータドライバ回路。