WO2021193245A1 - トランジスタ駆動回路 - Google Patents

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WO2021193245A1
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nmos transistor
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飛馬 今村
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ローム株式会社
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Definitions

  • the invention disclosed herein relates to a transistor drive circuit.
  • EMI Electro Magnetic Interference
  • Vds drain-source voltage
  • the rise time tr and the fall time tf of the output voltage of the transistor are known.
  • the transistor is, for example, a MOSFET, as shown in FIG. 10, the rise time tr is defined by the time at which the rise time falls from 10% to 90% of Vds, and the fall time tf is defined as the time during which the rise time falls from 90% to 10% of Vds. Will be done.
  • EMI noise and switching loss are in a trade-off relationship.
  • Patent Document 1 discloses a load drive control device for the purpose of reducing both EMI noise and switching loss.
  • a capacitance is connected to the input side of the predriver that drives the NMOS transistor, the output voltage of the predriver is changed by charging or discharging the capacitance, and the NMOS transistor is turned on and off by the output voltage of the predriver.
  • the rising and falling slopes of the Vds of the NMOS transistor are made linear.
  • the power loss when the NMOS transistor is turned on and off is set to the minimum amount required for the high frequency region characteristics of the EMI noise, and the switching loss can be reduced together with the EMI noise.
  • the invention disclosed in the present specification aims to provide a transistor drive circuit capable of reducing EMI noise while suppressing an increase in switching loss.
  • One aspect of the invention disclosed in the present specification is a transistor drive circuit that drives a transistor to be driven, and changes the circuit parameters that contribute to the rise time or fall time of the transistor to be driven with time.
  • This is a transistor drive circuit having a control unit for controlling the operation (first configuration).
  • the circuit parameter may be a current supplied to the control end of the drive target transistor (second configuration).
  • the pre-driver including the first transistor section through which the current flows may be provided, and the control section may change the on-resistance of the first transistor section with time (the first). 3 configuration).
  • the first transistor unit includes a plurality of first transistors connected in parallel between the power supply voltage application end and the control end, and the control unit is effective so that it can be turned on and off.
  • the number of parallel connections of the first transistor in the state may be changed with time (fourth configuration).
  • the first transistor is a epitaxial transistor
  • the pre-driver is a first switch arranged between an application end of a gate signal and the gate of the first transistor, and the pre-driver. It may have a second switch arranged between the gate and source of the first transistor (fifth configuration).
  • the circuit parameter may be a current drawn from the control end of the drive target transistor (sixth configuration).
  • the pre-driver including the second transistor section through which the current flows may be provided, and the control section may change the on-resistance of the second transistor section with time (third). 7 configuration).
  • the second transistor unit includes a plurality of second transistors connected in parallel between the control end and the reference potential application end, and the control unit is effective so that it can be turned on and off.
  • the number of parallel connections of the second transistor in the state may be changed with time (eighth configuration).
  • the second transistor is an NMOS transistor.
  • the pre-driver has a third switch arranged between the application end of the gate signal and the gate of the second transistor, and a fourth switch arranged between the gate and source of the second transistor. (9th configuration).
  • the circuit parameter may be the feedback capacitance of the drive target transistor (10th configuration).
  • control unit has an effective feedback capacitance out of a first feedback capacitance as a parasitic capacitance of the drive target transistor and at least one second feedback capacitance other than the first feedback capacitance.
  • the number of parallel connections may be changed with time (11th configuration).
  • control unit may control the fifth switch for switching the enable / disable of the second feedback capacitance (12th configuration).
  • the first transistor unit may have a epitaxial transistor, and the control unit may change the power supply voltage of the pre-driver with time (13th configuration).
  • the power supply voltage may be a boot voltage generated by the boot strap (fourth configuration).
  • control unit may change the voltage applied to the anode of the diode included in the bootstrap with time (15th configuration).
  • Another aspect of the invention disclosed in the present specification is a switching circuit having a transistor drive circuit having any of the above configurations and the drive target transistor (16th configuration).
  • the drive target transistor may be an NMOS transistor (17th configuration).
  • the low potential side NMOS transistor connected in series with the drive target transistor on the high potential side may be included (18th configuration).
  • Another aspect of the invention disclosed in the present specification is a switching power supply circuit having a switching circuit having any of the above configurations.
  • the transistor drive circuit disclosed in the present specification it is possible to reduce EMI noise while suppressing an increase in switching loss.
  • FIG. 1 is a diagram showing a configuration of a DC / DC converter 10 according to an exemplary embodiment of the present invention.
  • the DC / DC converter 10 is a buck converter that lowers the input voltage Vin to generate an output voltage Vout.
  • the DC / DC converter 10 includes a switching circuit 5, an inductor L1, an output capacitor C1, a boot capacitor Cb, and a diode D1.
  • the switching circuit 5 includes a transistor drive circuit 1, an NMOS transistor M1, and an NMOS transistor M2.
  • the NMOS transistor M1 and the NMOS transistor M2 are drive targets that are switched and driven by the transistor drive circuit 1.
  • the NMOS transistor M1 and the NMOS transistor M2 are connected in series between the application end of the input voltage Vin and the application end of the ground potential to form a bridge.
  • the drain of the NMOS transistor M1 is connected to the application end of the input voltage Vin.
  • the source of the NMOS transistor M1 is connected to the drain of the NMOS transistor M2 at the node Nsw.
  • the source of the NMOS transistor M2 is connected to the application end of the ground potential. That is, the NMOS transistor M1 is a high-side transistor on the high-potential side, and the NMOS transistor M2 is a low-side transistor on the low-potential side.
  • One end of the inductor L1 is connected to the node Nsw.
  • the other end of the inductor L1 is connected to one end of the output capacitor C1.
  • the other end of the output capacitor C1 is connected to the end where the ground potential is applied.
  • An output voltage Vout is generated at one end of the output capacitor C1.
  • the other is complementaryly switched and driven in the off state.
  • complementary includes a case where a dead time is provided, which is a period in which both are turned off for the purpose of preventing through current.
  • boot capacitor Cb One end of the boot capacitor Cb is connected to the node Nsw. The other end of the boot capacitor Cb is connected to the cathode of the diode D1. A power supply voltage Vcc is applied to the anode of the diode D1. The boot capacitor Cb and the diode D1 form a boot strap 6. A boot voltage Vboot is generated at the node Nb to which the diode D1 and the boot capacitor Cb are connected.
  • the transistor drive circuit 1 has a control unit 2, a pre-driver 3, and a pre-driver 4.
  • the predriver 3 turns on the NMOS transistor M1 by applying a boot voltage Vboot to the gate of the NMOS transistor M1, and turns off the NMOS transistor M1 by applying a switch voltage Vsw generated at the node Nsw to the gate. ..
  • the predriver 4 turns on the NMOS transistor M2 by applying a power supply voltage Vreg to the gate of the NMOS transistor M2, and turns off the NMOS transistor M2 by applying a ground potential to the gate.
  • the control unit 2 controls the drive of the pre-driver 3 and the pre-driver 4.
  • FIG. 2 is a diagram showing an internal configuration of a pre-driver 3 in the transistor drive circuit 1 according to the first embodiment.
  • the drive target transistor is the NMOS transistor M1.
  • the pre-driver 3 shown in FIG. 2 has a MOSFET transistors 31A, 31B, 31C, an NMOS transistors 32, and switches SW1 to SW4.
  • the number of epitaxial transistors is not limited to three as in 31A, 31B, and 31C, and may be, for example, four or more.
  • the PRIVATE transistors 31A, 31B, 31C are connected in parallel between the application end of the boot voltage Vboot and the node N3. Specifically, each source of the polyclonal transistors 31A, 31B, and 31C is connected to the application end of the boot voltage Vboot. The drains of the epitaxial transistors 31A, 31B, and 31C are connected to the node N3.
  • Node N3 is connected to the drain of the NMOS transistor 32 together with the gate (control end) of the NMOS transistor M1.
  • the source of the NMOS transistor 32 is connected to the node Nsw.
  • the output end of the control unit 2 that outputs the gate signal G1 is directly connected to each gate of the NMOS transistor 31A and the NMOS transistor 32. Further, the switch SW1 is arranged between the output end of the control unit 2 and the gate of the epitaxial transistor 31B. The switch SW2 is arranged between the output end of the control unit 2 and the gate of the epitaxial transistor 31C.
  • the switch SW3 is arranged between the gate and source of the epitaxial transistor 31B.
  • the switch SW4 is arranged between the gate and source of the epitaxial transistor 31C.
  • the control unit 2 controls the on / off of switches SW1 to SW4.
  • the control unit 2 applies a high-level gate signal G1 to each gate of the NMOS transistor 31A and the NMOS transistor 32 to turn the NMOS transistor 31A into an off state and the NMOS transistor 32 into an on state.
  • the control unit 2 applies a low-level gate signal G1 to each of the gates of the NMOS transistor 31A and the NMOS transistor 32 to turn the NMOS transistor 31A into an ON state and the NMOS transistor 32 into an OFF state.
  • the control unit 2 sets the switch SW1 in the on state and the switch SW3 in the off state. As a result, the epitaxial transistor 31B is driven on and off according to the level of the gate signal G1. On the other hand, when the epitaxial transistor 31B is invalidated, the control unit 2 puts the switch SW1 in the off state and the switch SW3 in the on state. As a result, the Vgs (gate-source voltage) of the epitaxial transistor 31B becomes 0V, and the epitaxial transistor 31B is turned off.
  • the control unit 2 sets the switch SW2 in the on state and the switch SW4 in the off state. As a result, the epitaxial transistor 31C is driven on and off according to the level of the gate signal G1. On the other hand, when the epitaxial transistor 31C is invalidated, the control unit 2 puts the switch SW2 in the off state and the switch SW4 in the on state. As a result, the Vgs of the polyclonal transistor 31C becomes 0V, and the epitaxial transistor 31C is turned off.
  • the effective one and the NMOS transistor 32 are turned off when one is on.
  • a current is supplied to the gate of the NMOS transistor M1 from the application end (node Nb) of the boot voltage Vboot via the MOSFET transistor 31A in the ON state and the effective transistor 31B and 31C in the ON state.
  • the NMOS transistor M1 turns on. Further, the NMOS transistor M1 is turned off by drawing a current from the gate of the NMOS transistor M1 via the MOSFET transistor 32 in the on state.
  • the control unit 2 changes the number of effective transistors that can be turned on and off in parallel among the epitaxial transistors 31A, 31B, and 31C in parallel with time.
  • the epitaxial transistors 31B and 31C are invalidated in the first predetermined number of switchings, and in the next second predetermined number of switchings.
  • the polyclonal transistor 31B is enabled, the polyclonal transistor 31C is invalidated, the epitaxial transistors 31B and 31C are enabled in the next third predetermined number of switchings, and the polyclonal transistor 31B is enabled in the next second predetermined number of switchings.
  • 31C is invalidated, and the epitaxial transistors 31B and 31C are invalidated in the next first predetermined number of switchings.
  • the number of effective transistors connected in parallel is 1 ⁇ 2 ⁇ 3 ⁇ 2 ⁇ 1.
  • the current supplied to the gate of the NMOS transistor M1 can be changed with time by changing the on-resistance Ron between the application end of the boot voltage Vboot and the node N3 with time. Therefore, by temporally diffusing the rise time tr of the NMOS transistor M1 (rise time tr of Vds), it is possible to reduce the EMI noise while suppressing the increase in the switching loss.
  • the current corresponds to a circuit parameter that contributes to the rise time tr of the NMOS transistor M1.
  • the transistor drive circuit 1 when the transistor drive circuit 1 is applied to a vehicle, it can be expected that the EMI noise will be reduced in the high frequency band (100 MHz or more) after the FM band where it is necessary to further suppress the EMI noise as a standard for in-vehicle equipment. This effect is the same in the subsequent embodiments.
  • FIG. 3 is a diagram showing an internal configuration of the pre-driver 3 in the transistor drive circuit 1 according to the second embodiment.
  • the drive target transistor is the NMOS transistor M1.
  • the pre-driver 3 shown in FIG. 3 has a MOSFET transistor 31, an NMOS transistors 32A, 32B, 32C, and switches SW11 to SW14.
  • the number of NMOS transistors is not limited to three as in 32A, 32B, and 32C, and may be, for example, four or more.
  • the epitaxial transistor 31 is connected between the application end of the boot voltage Vboot and the node N3. Specifically, the source of the epitaxial transistor 31 is connected to the application end of the boot voltage Vboot. The drain of the epitaxial transistor 31 is connected to the node N3. Node N3 is connected to the gate of the NMOS transistor M1.
  • the NMOS transistors 32A, 32B, 32C are connected in parallel between the node N3 and the node Nsw. Specifically, each drain of the NMOS transistors 32A, 32B, and 32C is connected to the node N3. Each source of the NMOS transistors 32A, 32B, 32C is connected to the node Nsw.
  • the node Nsw is an application end of the switch voltage Vsw as a reference potential.
  • the output end of the control unit 2 that outputs the gate signal G1 is directly connected to each gate of the MOSFET transistor 31 and the NMOS transistor 32A. Further, the switch SW11 is arranged between the output end of the control unit 2 and the gate of the NMOS transistor 32B. The switch SW12 is arranged between the output end of the control unit 2 and the gate of the NMOS transistor 32C.
  • the switch SW13 is arranged between the gate and source of the NMOS transistor 32B.
  • the switch SW14 is arranged between the gate and source of the NMOS transistor 32C.
  • the control unit 2 controls the on / off of the switches SW11 to SW14.
  • the control unit 2 applies a high-level gate signal G1 to each of the gates of the NMOS transistor 31 and the NMOS transistor 32A to turn the NMOS transistor 31 into an off state and the NMOS transistor 32A into an ON state.
  • the control unit 2 applies a low-level gate signal G1 to each gate of the NMOS transistor 31 and the NMOS transistor 32A to turn the NMOS transistor 31 into an ON state and the NMOS transistor 32A into an OFF state.
  • the control unit 2 sets the switch SW11 in the on state and the switch SW13 in the off state. As a result, the NMOS transistor 32B is driven on and off according to the level of the gate signal G1. On the other hand, when the NMOS transistor 32B is invalidated, the control unit 2 puts the switch SW11 in the off state and the switch SW13 in the on state. As a result, the Vgs of the NMOS transistor 32B becomes 0V, and the NMOS transistor 32B is turned off.
  • the control unit 2 sets the switch SW12 in the on state and the switch SW14 in the off state. As a result, the NMOS transistor 32C is driven on and off according to the level of the gate signal G1. On the other hand, when the NMOS transistor 32C is invalidated, the control unit 2 puts the switch SW12 in the off state and the switch SW14 in the on state. As a result, the Vgs of the NMOS transistor 32C becomes 0V, and the NMOS transistor 32C is turned off.
  • the effective one and the NMOS transistor 31 are turned off when one is on.
  • the NMOS transistor M1 is turned on by supplying a current from the application end of the boot voltage Vboot to the gate of the NMOS transistor M1 via the MOSFET transistor 31 in the ON state. Further, the NMOS transistor M1 is turned off when a current is drawn from the gate of the NMOS transistor M1 via the on-state NMOS transistor 32A and the effective transistors of the NMOS transistors 32B and 32C in the on-state.
  • the control unit 2 changes the number of effective transistors that can be turned on and off in parallel among the NMOS transistors 32A, 32B, and 32C in time.
  • the NMOS transistors 32B and 32C are invalidated in the first predetermined number of switchings, and the second predetermined number of switchings are performed.
  • the NMOS transistor 32B is enabled, the NMOS transistor 32C is disabled, the NMOS transistors 32B and 32C are enabled in the next third predetermined number of switchings, and the NMOS transistor 32B is enabled in the next second predetermined number of switchings.
  • the 32C is invalidated, and the NMOS transistors 32B and 32C are invalidated in the next first predetermined number of switchings.
  • the number of effective transistors connected in parallel is 1 ⁇ 2 ⁇ 3 ⁇ 2 ⁇ 1.
  • the current drawn from the gate of the NMOS transistor M1 can be changed with time. Therefore, by temporally diffusing the falling time tf of the NMOS transistor M1 (falling time tf of Vds), it is possible to reduce the EMI noise while suppressing the increase in the switching loss.
  • the current corresponds to a circuit parameter that contributes to the fall time tf of the NMOS transistor M1.
  • FIG. 4 is a diagram showing an internal configuration of the pre-driver 4 in the transistor drive circuit 1 according to the third embodiment.
  • the drive target transistor is the NMOS transistor M2.
  • the pre-driver 4 shown in FIG. 4 has a MOSFET transistors 41A, 41B, 41C, an NMOS transistor M42, and switches SW21 to SW24.
  • the number of epitaxial transistors is not limited to three as in 41A, 41B, and 41C, and may be, for example, four or more.
  • the configuration of the predriver 4 according to the present embodiment is similar to the configuration of the predriver 3 according to the first embodiment described above (FIG. 2), and the NMOS transistors 41A, 41B, 41C of the present embodiment are the first.
  • the NMOS transistors 31A, 31B, 31C of the embodiment correspond to the NMOS transistors 42 of the present embodiment correspond to the NMOS transistors 32 of the first embodiment, and the switches SW21 to SW24 of the present embodiment correspond to the first embodiment. Corresponds to switches SW1 to SW4.
  • Each drain of the epitaxial transistors 41A, 41B, 41C is connected to the application end of the power supply voltage Vreg.
  • the node N4 to which the drains of the MOSFET transistors 41A, 41B, and 41C and the drain of the NMOS transistor 42 are connected is connected to the gate of the NMOS transistor M2.
  • the source of the NMOS transistor 42 is connected to the application end of the ground potential.
  • the control unit 2 switches the enable / disable of the epitaxial transistors 41B and 41C by on / off control of the switches SW21 to SW24.
  • the effective transistors among the epitaxial transistors 41A and the epitaxial transistors 41B and 41C are driven on and off according to the level of the gate signal G2 output from the output terminal of the control unit 2.
  • the NMOS transistor 42 is also driven on and off according to the level of the gate signal G2.
  • the effective one of the NMOS transistors 41A and 41B and 41C and the NMOS transistor 42 are turned off when one is on.
  • control unit 2 changes the number of effective transistors that can be turned on and off in parallel among the epitaxial transistors 41A, 41B, and 41C in time, as in the first embodiment.
  • the current supplied to the gate of the NMOS transistor M2 can be changed with time by changing the on-resistance Ron between the application end of the power supply voltage Vreg and the node N4 with time. Therefore, by temporally diffusing the rise time tr (rise time tr of Vds) of the NMOS transistor M2, it is possible to reduce the EMI noise while suppressing the increase in the switching loss.
  • FIG. 5 is a diagram showing an internal configuration of the pre-driver 4 in the transistor drive circuit 1 according to the fourth embodiment.
  • the drive target transistor is the NMOS transistor M2.
  • the pre-driver 4 shown in FIG. 5 includes a MPLS transistor 41, an NMOS transistors 42A, 42B, 42C, and switches SW31 to SW34.
  • the number of NMOS transistors is not limited to three as in 42A, 42B, and 42C, and may be, for example, four or more.
  • the configuration of the predriver 4 according to the present embodiment is similar to the configuration of the predriver 4 according to the second embodiment described above (FIG. 3), and the NMOS transistor 41 of the present embodiment is the MIMO transistor 41 of the second embodiment.
  • the NMOS transistors 42A, 42B, 42C of the present embodiment correspond to the NMOS transistors 32A, 32B, 32C of the second embodiment, and the switches SW31 to SW34 of the present embodiment correspond to the second embodiment.
  • switches SW11 to SW14 correspond to switches SW11 to SW14.
  • the drain of the epitaxial transistor 41 is connected to the application end of the power supply voltage Vreg.
  • the node N4 to which the drain of the MOSFET transistor 41 and the drain of the NMOS transistors 42A, 42B, 42C are connected is connected to the gate of the NMOS transistor M2.
  • Each source of the NMOS transistors 42A, 42B, 42C is connected to the application end of the ground potential (reference potential).
  • the control unit 2 switches between enabling / disabling the NMOS transistors 42B and 42C by on / off control of the switches SW31 to SW34 as in the second embodiment.
  • the effective transistors of the NMOS transistors 42A and the NMOS transistors 42B and 42C are driven on and off according to the level of the gate signal G2 output from the output terminal of the control unit 2.
  • the epitaxial transistor 41 is also driven on and off according to the level of the gate signal G2. Of the NMOS transistors 42A and the NMOS transistors 42B and 42C, the effective one and the NMOS transistor 41 are turned off when one is on.
  • control unit 2 temporally changes the number of effective transistors that can be turned on and off among the NMOS transistors 42A, 42B, and 42C, as in the second embodiment.
  • FIG. 6 is a diagram showing a DC / DC converter 10 including the configuration of the switching circuit 5 according to the fifth embodiment.
  • the drive target transistor is the NMOS transistor M1.
  • the switching circuit 5 has a feedback capacitance Cgd1 which is a parasitic capacitance between the gate and drain of the NMOS transistor M1 and is connected between the gate and drain of the NMOS transistor M1. It has capacitances Cgd2 and Cgd3.
  • the number of feedback capacitances other than the parasitic capacitance connected between the gate and drain of the NMOS transistor M1 is not limited to two such as Cgd2 and Cgd3, and may be three or more, for example.
  • One end of the feedback capacitances Cgd2 and Cgd3 is directly connected to the gate of the NMOS transistor M1.
  • the other ends of the feedback capacitances Cgd2 and Cgd3 are connected to the drain of the NMOS transistor M1 via switches S1 and S2, respectively.
  • the control unit 2 controls the switches S1 and S2 on and off. When the switches S1 and S2 are in the ON state, the feedback capacitances Cgd2 and Cgd3 are valid, and when the switches S1 and S2 are in the OFF state, the feedback capacitances Cgd2 and Cgd3 are invalid.
  • control unit 2 temporally changes the number of parallel connections between the gate and drain of the NMOS transistor M1 having the effective feedback capacitance among the feedback capacitances Cgd1, Cgd2, and Cgd3.
  • the feedback capacitances Cgd2 and Cgd3 are invalidated in the first predetermined number of times of switching, and the feedback capacitances Cgd2 and Cgd3 are invalidated in the first predetermined number of times of switching, and the second predetermined number of times of switching is performed.
  • the feedback capacitance Cgd2 is enabled, the feedback capacitance Cgd3 is disabled, the feedback capacitances Cgd2 and Cgd3 are enabled in the next third predetermined number of switchings, and the feedback capacitance Cgd2 is enabled and the feedback capacitance is enabled in the next second predetermined number of switchings.
  • the feedback capacitances Cgd2 and Cgd3 are invalidated in the next first predetermined number of switchings.
  • the number of parallel connections of the effective feedback capacitance is 1 ⁇ 2 ⁇ 3 ⁇ 2 ⁇ 1.
  • the feedback capacitance corresponds to a circuit parameter that contributes to the rise time tr and the fall time tf of the NMOS transistor M1.
  • FIG. 7 is a diagram showing a DC / DC converter 10 including the configuration of the switching circuit 5 according to the sixth embodiment.
  • the drive target transistor is the NMOS transistor M2.
  • the switching circuit 5 has a feedback capacitance Cgd11 which is a parasitic capacitance between the gate and drain of the NMOS transistor M2 and is connected between the gate and drain of the NMOS transistor M2. It has capacitances Cgd12 and Cgd13.
  • the number of feedback capacitances other than the parasitic capacitance connected between the gate and drain of the NMOS transistor M2 is not limited to two such as Cgd12 and Cgd13, and may be three or more, for example.
  • One end of the feedback capacitances Cgd12 and Cgd13 is directly connected to the gate of the NMOS transistor M2.
  • the other ends of the feedback capacitances Cgd12 and Cgd13 are connected to the drain of the NMOS transistor M2 via switches S11 and S12, respectively.
  • the control unit 2 controls the switches S11 and S12 on and off. When the switches S11 and S12 are in the ON state, the feedback capacitances Cgd12 and Cgd13 are valid, and when the switches S11 and S12 are in the OFF state, the feedback capacitances Cgd12 and Cgd13 are invalid.
  • control unit 2 temporally changes the number of parallel connections between the gate and drain of the NMOS transistor M2 having the effective feedback capacitance among the feedback capacitances Cgd11, Cgd12, and Cgd13.
  • the feedback capacitances Cgd12 and Cgd13 are invalidated in the first predetermined number of switchings, and in the next second predetermined number of switchings, the feedback capacitances Cgd12 and Cgd13 are invalidated.
  • the feedback capacitance Cgd12 is enabled, the feedback capacitance Cgd13 is disabled, the feedback capacitances Cgd12 and Cgd13 are enabled in the next third predetermined number of switchings, and the feedback capacitance Cgd12 is enabled and the feedback capacitance is enabled in the next second predetermined number of switchings.
  • the feedback capacitances Cgd12 and Cgd13 are invalidated in the next first predetermined number of switchings.
  • the number of parallel connections of the effective feedback capacitance is 1 ⁇ 2 ⁇ 3 ⁇ 2 ⁇ 1.
  • FIG. 8 is a diagram showing a configuration of the DC / DC converter 10 according to the seventh embodiment.
  • the drive target transistor is the NMOS transistor M1.
  • switches Sw1 to Sw3 are provided in the boot strap 6.
  • the switch Sw1 is arranged between the application end of the predetermined power supply voltage Vcc1 and the anode of the diode D1.
  • the switch Sw2 is arranged between the application end of the predetermined power supply voltage Vcc2 and the anode of the diode D1.
  • the switch Sw3 is arranged between the application end of the predetermined power supply voltage Vcc3 and the anode of the diode D1.
  • the magnitude relationship between the power supply voltages Vcc1 to Vcc3 is Vcc1 ⁇ Vcc2 ⁇ Vcc3.
  • the number of power supply voltages is not limited to three such as Vcc1 to Vcc3, and may be four or more, for example.
  • the control unit 2 controls the switches Sw1 to Sw3 on and off.
  • the pre-driver 3 has a NMOS transistor 31 and an NMOS transistor 32. Since the node Nb is connected to the source of the epitaxial transistor 31, a boot voltage Vboot is applied to the source.
  • control unit 2 changes the boot voltage Vboot at the time of turn-on of the NMOS transistor M1 with time.
  • one off-on of the NMOS transistor M1 is regarded as one switching
  • the switch Sw1 is set to the on state
  • the switches Sw2 and Sw3 are set to the off state in the first predetermined number of switchings
  • the next second In the predetermined number of switchings, the switch Sw2 is turned on, the switches Sw1 and Sw3 are turned off, and in the next third predetermined number of switchings, the switch Sw3 is turned on and the switches Sw1 and Sw2 are turned off.
  • the switch Sw2 is turned on, the switches Sw1 and Sw3 are turned off, and in the next first predetermined number of switchings, the switch Sw1 is turned on and the switches Sw2 and Sw3 are turned off.
  • the boot voltage Vboot at turn-on of the NMOS transistor M1 becomes Vin + Vcc1-Vf ⁇ Vin + Vcc2-Vf ⁇ Vin + Vcc3-Vf ⁇ Vin + Vcc2-Vf ⁇ Vin + Vcc1-Vf.
  • the on-resistance Ron of the epitaxial transistor 31 is a function of Vgs of the epitaxial transistor 31, the on-resistance Ron of the epitaxial transistor 31 also changes with time as the boot voltage Vboot changes with time. Therefore, the current supplied to the gate of the NMOS transistor M1 via the NMOS transistor 31 changes, and the rise time tr of the NMOS transistor M1 is diffused in time. As a result, EMI noise can be reduced while suppressing an increase in switching loss.
  • the on-resistance of the NMOS transistor M1 may also be changed.
  • the average on-resistance of the NMOS transistor M1 can be set to a value corresponding to the average of the sinusoidal waves.
  • control unit 2 may temporally change the power supply voltage Vreg at the time of turn-on of the NMOS transistor M2 with respect to the power supply voltage Vreg supplied to the pre-driver 4. As a result, the rise time tr of the NMOS transistor M2 can be diffused in time.
  • the input voltage Vin is supplied from a battery (not shown), and a capacitor (not shown) is connected to the output end of the battery.
  • the ripple of the input voltage Vin has a waveform of 500 kHz with an amplitude of 200 mV.
  • noise Ns1 is generated when the NMOS transistor M1 is turned on, and noise Ns2 is generated when the NMOS transistor M1 is turned off.
  • the noise Ns1 has an amplitude of 120 mV and a waveform of 130 MHz.
  • the right figure of FIG. 9 shows the result of FFT (Fast Fourier Transform) analysis of the waveform of the left figure.
  • FFT Fast Fourier Transform
  • the amplitude is 120 mV in the 130 MHz waveform
  • each of the above embodiments can be implemented in any combination as long as there is no contradiction.
  • the high-side NMOS transistor M1 may be a NMOS transistor.
  • the power supply voltage of the pre-driver 3 may be lower than the input voltage Vin, and does not need to be generated by a boot strap or the like.
  • the transistor drive circuit according to the present invention is not limited to a step-down DC / DC converter, but also various DC / DC converters such as a step-up type, a buck-boost type, a non-insulated type, and an insulated type, and a DC / AC converter (inverter).
  • various DC / DC converters such as a step-up type, a buck-boost type, a non-insulated type, and an insulated type, and a DC / AC converter (inverter).
  • switching power supply circuits such as, it can be applied to circuits other than power supply circuits.
  • target transistor to be driven by the transistor drive circuit according to the present invention is not limited to MOSFET, and may be, for example, an IGBT.
  • the invention disclosed in the present specification can be used for driving various transistors.

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Abstract

駆動対象トランジスタを駆動するトランジスタ駆動回路であって、前記駆動対象トランジスタの立上り時間または立下り時間に寄与する回路パラメータを時間的に変化させる制御を行う制御部を有する構成としている。

Description

トランジスタ駆動回路
　本明細書中に開示されている発明は、トランジスタ駆動回路に関する。
　従来、ＭＯＳＦＥＴ（ＭＯＳトランジスタ）等のトランジスタでは、当該トランジスタのスイッチング駆動時に当該トランジスタの出力電圧（ＭＯＳＦＥＴであればＶｄｓ（ドレイン・ソース間電圧））の高周波成分により、ＥＭＩ（Electro　Magnetic　Interference）ノイズが発生することが知られている。
　トランジスタのスイッチング特性として、トランジスタの出力電圧の立上り時間ｔｒおよび立下り時間ｔｆが知られている。トランジスタが例えばＭＯＳＦＥＴの場合、図１０に示すように、立上り時間ｔｒはＶｄｓの１０％から９０％に立ち上がる時間で定義され、立下り時間ｔｆはＶｄｓの９０％から１０％に立ち下がる時間で定義される。
　立上り時間ｔｒおよび立下り時間ｔｆが短ければ、ＥＭＩノイズが増大し、立上り時間ｔｒおよび立下り時間ｔｆが長ければ、ＥＭＩノイズは低減される。一方、立上り時間ｔｒおよび立下り時間ｔｆを短くすると、スイッチング損失が低減され、立上り時間ｔｒおよび立下り時間ｔｆを長くすると、スイッチング損失が増大する。このように、ＥＭＩノイズとスイッチング損失（電力損失）は、トレードオフの関係にある。
特開２０１４－１６５８９０号公報
　ここで、特許文献１には、ＥＭＩノイズとスイッチング損失をともに低減することを目的とした負荷駆動制御装置が開示されている。上記特許文献１では、ＮＭＯＳトランジスタを駆動するプリドライバの入力側に容量を接続し、容量を充電または放電することによってプリドライバの出力電圧を変化させ、プリドライバの出力電圧によってＮＭＯＳトランジスタをオンオフさせ、ＮＭＯＳトランジスタのＶｄｓの立上りおよび立下りの傾きを線形にしている。これにより、ＮＭＯＳトランジスタのオンオフ時の電力損失をＥＭＩノイズの高周波領域特性に最低限必要な量とし、ＥＭＩノイズとともにスイッチング損失を低減することが可能としている。
　しかしながら、上記特許文献１では、トランジスタの立上り時間ｔｒおよび立下り時間ｔｆが時間的に単一であり、ＥＭＩノイズおよびスイッチング損失の低減効果が十分でない可能性があった。
　上記状況に鑑み、本明細書中に開示されている発明は、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができるトランジスタ駆動回路を提供することを目的とする。
　本明細書中に開示されている発明の一態様は、駆動対象トランジスタを駆動するトランジスタ駆動回路であって、前記駆動対象トランジスタの立上げ時間または立下り時間に寄与する回路パラメータを時間的に変化させる制御を行う制御部を有するトランジスタ駆動回路である（第１の構成）。
　また、上記第１の構成において、前記回路パラメータは、前記駆動対象トランジスタの制御端に供給する電流であることとしてもよい（第２の構成）。
　また、上記第２の構成において、前記電流が流れる第１トランジスタ部を含むプリドライバを有し、前記制御部は、前記第１トランジスタ部のオン抵抗を時間的に変化させることとしてもよい（第３の構成）。
　また、上記第３の構成において、前記第１トランジスタ部は、電源電圧の印加端と前記制御端との間に並列接続される複数の第１トランジスタを含み、前記制御部は、オンオフ可能な有効状態の前記第１トランジスタの並列接続数を時間的に変化させることとしてもよい（第４の構成）。
　また、上記第４の構成において、前記第１トランジスタは、ＰＭＯＳトランジスタであり、前記プリドライバは、ゲート信号の印加端と前記第１トランジスタのゲートとの間に配置される第１スイッチと、前記第１トランジスタのゲート・ソース間に配置される第２スイッチと、を有することとしてもよい（第５の構成）。
　また、上記第１の構成において、前記回路パラメータは、前記駆動対象トランジスタの制御端から引き抜く電流であることとしてもよい（第６の構成）。
　また、上記第６の構成において、前記電流が流れる第２トランジスタ部を含むプリドライバを有し、前記制御部は、前記第２トランジスタ部のオン抵抗を時間的に変化させることとしてもよい（第７の構成）。
　また、上記第７の構成において、前記第２トランジスタ部は、前記制御端と基準電位の印加端との間に並列接続される複数の第２トランジスタを含み、前記制御部は、オンオフ可能な有効状態の前記第２トランジスタの並列接続数を時間的に変化させることとしてもよい（第８の構成）。
　また、上記第８の構成において、前記第２トランジスタは、ＮＭＯＳトランジスタであり、
　前記プリドライバは、ゲート信号の印加端と前記第２トランジスタのゲートとの間に配置される第３スイッチと、前記第２トランジスタのゲート・ソース間に配置される第４スイッチと、を有することとしてもよい（第９の構成）。
　また、上記第１の構成において、前記回路パラメータは、前記駆動対象トランジスタの帰還容量であることとしてもよい（第１０の構成）。
　また、上記第１０の構成において、前記制御部は、前記駆動対象トランジスタの寄生容量としての第１帰還容量と、前記第１帰還容量以外の少なくとも１つの第２帰還容量とのうち有効な帰還容量の並列接続数を時間的に変化させることとしてもよい（第１１の構成）。
　また、上記第１１の構成において、前記制御部は、前記第２帰還容量の有効／無効を切り替える第５スイッチを制御することとしてもよい（第１２の構成）。
　また、上記第３の構成において、前記第１トランジスタ部は、ＰＭＯＳトランジスタを有し、前記制御部は、前記プリドライバの電源電圧を時間的に変化させることとしてもよい（第１３の構成）。
　また、上記第１３の構成において、前記電源電圧は、ブートストラップにより生成されるブート電圧であることとしてもよい（第１４の構成）。
　また、上記第１４の構成において、前記制御部は、前記ブートストラップに含まれるダイオードのアノードに印加させる電圧を時間的に変化させることとしてもよい（第１５の構成）。
　また、本明細書中に開示されている発明の別態様は、上記いずれかの構成のトランジスタ駆動回路と、前記駆動対象トランジスタと、を有するスイッチング回路としている（第１６の構成）。
　また、上記第１６の構成において、前記駆動対象トランジスタは、ＮＭＯＳトランジスタであることとしてもよい（第１７の構成）。
　また、上記第１７の構成において、高電位側の前記駆動対象トランジスタと直列接続される低電位側のＮＭＯＳトランジスタを含むこととしてもよい（第１８の構成）。
　また、本明細書中に開示されている発明の別態様は、上記いずれかの構成のスイッチング回路を有するスイッチング電源回路としている。
　本明細書中に開示されているトランジスタ駆動回路によれば、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができる。
本発明の例示的な実施形態に係るＤＣ／ＤＣコンバータの構成を示す図である。 本発明の第１実施形態に係るトランジスタ駆動回路の一部構成を示す図である。 本発明の第２実施形態に係るトランジスタ駆動回路の一部構成を示す図である。 本発明の第３実施形態に係るトランジスタ駆動回路の一部構成を示す図である。 本発明の第４実施形態に係るトランジスタ駆動回路の一部構成を示す図である。 本発明の第５実施形態に係るＤＣ／ＤＣコンバータの構成を示す図である。 本発明の第６実施形態に係るＤＣ／ＤＣコンバータの構成を示す図である。 本発明の第７実施形態に係るＤＣ／ＤＣコンバータの構成を示す図である。 入力電圧のリップル波形に対してＦＦＴ解析を行った結果の一例を示すグラフである。 ＭＯＳＦＥＴの立上り時間および立下り時間を説明するための図である。
以下に本発明の例示的な実施形態について図面を参照して説明する。
＜ＤＣ／ＤＣコンバータの構成＞
　図１は、本発明の例示的な実施形態に係るＤＣ／ＤＣコンバータ１０の構成を示す図である。ＤＣ／ＤＣコンバータ１０は、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する降圧コンバータである。
　図１に示すように、ＤＣ／ＤＣコンバータ１０は、スイッチング回路５と、インダクタＬ１と、出力コンデンサＣ１と、ブートコンデンサＣｂと、ダイオードＤ１と、を有する。
　スイッチング回路５は、トランジスタ駆動回路１と、ＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ２と、を有する。ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２は、トランジスタ駆動回路１によりスイッチング駆動される駆動対象である。
　ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２は、入力電圧Ｖｉｎの印加端とグランド電位の印加端との間で直列に接続されてブリッジを構成する。具体的には、ＮＭＯＳトランジスタＭ１のドレインは、入力電圧Ｖｉｎの印加端に接続される。ＮＭＯＳトランジスタＭ１のソースは、ＮＭＯＳトランジスタＭ２のドレインとノードＮｓｗにおいて接続される。ＮＭＯＳトランジスタＭ２のソースは、グランド電位の印加端に接続される。すなわち、ＮＭＯＳトランジスタＭ１は、高電位側のハイサイドトランジスタであり、ＮＭＯＳトランジスタＭ２は、低電位側のローサイドトランジスタである。
　インダクタＬ１の一端は、ノードＮｓｗに接続される。インダクタＬ１の他端は、出力コンデンサＣ１の一端に接続される。出力コンデンサＣ１の他端は、グランド電位の印加端に接続される。出力コンデンサＣ１の一端に出力電圧Ｖｏｕｔが生成される。
　ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２は、一方がオン状態のときに他方がオフ状態に相補的にスイッチング駆動される。なお、相補的とは、貫通電流防止等を目的とした双方をオフ状態とする期間であるデッドタイムを設ける場合も含む。
　ブートコンデンサＣｂの一端は、ノードＮｓｗに接続される。ブートコンデンサＣｂの他端は、ダイオードＤ１のカソードに接続される。ダイオードＤ１のアノードには、電源電圧Ｖｃｃが印加される。ブートコンデンサＣｂとダイオードＤ１により、ブートストラップ６が構成される。ダイオードＤ１とブートコンデンサＣｂとが接続されるノードＮｂにブート電圧Ｖｂｏｏｔが生成される。
　トランジスタ駆動回路１は、制御部２と、プリドライバ３と、プリドライバ４と、を有する。プリドライバ３は、ブート電圧ＶｂｏｏｔをＮＭＯＳトランジスタＭ１のゲートに印加させることでＮＭＯＳトランジスタＭ１をオン状態とし、ノードＮｓｗに生じるスイッチ電圧Ｖｓｗを上記ゲートに印加させることでＮＭＯＳトランジスタＭ１をオフ状態とする。
　プリドライバ４は、電源電圧ＶｒｅｇをＮＭＯＳトランジスタＭ２のゲートに印加させることでＮＭＯＳトランジスタＭ２をオン状態とし、グランド電位を上記ゲートに印加させることでＮＭＯＳトランジスタＭ２をオフ状態とする。
　ＮＭＯＳトランジスタＭ１がオフ状態で、ＮＭＯＳトランジスタＭ２がオン状態の場合、ブートコンデンサＣｂにダイオードＤ１を介して電源電圧Ｖｃｃにより充電が行われ、ブート電圧Ｖｂｏｏｔ＝Ｖｃｃ－Ｖｆ（Ｖｆ：ダイオードＤ１の順方向電圧）とされる。その後、ＮＭＯＳトランジスタＭ１がオン状態で、ＮＭＯＳトランジスタＭ２がオフ状態となると、ブート電圧Ｖｂｏｏｔ＝Ｖｉｎ＋Ｖｃｃ－Ｖｆとされ、ブート電圧Ｖｂｏｏｔがプリドライバ３によりＮＭＯＳトランジスタＭ１のゲートに印加されることでＮＭＯＳトランジスタＭ１はオン状態とされる。
　制御部２は、プリドライバ３およびプリドライバ４の駆動を制御する。
＜第１実施形態＞
　ここでは、第１実施形態に係るトランジスタ駆動回路１について説明する。図２は、第１実施形態に係るトランジスタ駆動回路１におけるプリドライバ３の内部構成を示す図である。ここでは、駆動対象トランジスタは、ＮＭＯＳトランジスタＭ１である。
　図２に示すプリドライバ３は、ＰＭＯＳトランジスタ３１Ａ，３１Ｂ，３１Ｃと、ＮＭＯＳトランジスタ３２と、スイッチＳＷ１～ＳＷ４と、を有する。なお、ＰＭＯＳトランジスタの個数は、３１Ａ，３１Ｂ，３１Ｃのように３個に限ることはなく、例えば４個以上でもよい。
　ＰＭＯＳトランジスタ３１Ａ，３１Ｂ，３１Ｃは、ブート電圧Ｖｂｏｏｔの印加端とノードＮ３との間で並列に接続される。具体的には、ＰＭＯＳトランジスタ３１Ａ，３１Ｂ，３１Ｃの各ソースは、ブート電圧Ｖｂｏｏｔの印加端に接続される。ＰＭＯＳトランジスタ３１Ａ，３１Ｂ，３１Ｃの各ドレインは、ノードＮ３に接続される。
　ノードＮ３は、ＮＭＯＳトランジスタＭ１のゲート（制御端）とともに、ＮＭＯＳトランジスタ３２のドレインに接続される。ＮＭＯＳトランジスタ３２のソースは、ノードＮｓｗに接続される。
　制御部２のゲート信号Ｇ１を出力する出力端は、ＰＭＯＳトランジスタ３１ＡおよびＮＭＯＳトランジスタ３２の各ゲートに直接的に接続される。また、スイッチＳＷ１は、制御部２の上記出力端とＰＭＯＳトランジスタ３１Ｂのゲートとの間に配置される。スイッチＳＷ２は、制御部２の上記出力端とＰＭＯＳトランジスタ３１Ｃのゲートとの間に配置される。
　スイッチＳＷ３は、ＰＭＯＳトランジスタ３１Ｂのゲート・ソース間に配置される。スイッチＳＷ４は、ＰＭＯＳトランジスタ３１Ｃのゲート・ソース間に配置される。
　制御部２は、スイッチＳＷ１～ＳＷ４のオンオフを制御する。
　制御部２は、Ｈｉｇｈレベルのゲート信号Ｇ１をＰＭＯＳトランジスタ３１ＡおよびＮＭＯＳトランジスタ３２の各ゲートに印加させることで、ＰＭＯＳトランジスタ３１Ａをオフ状態、ＮＭＯＳトランジスタ３２をオン状態とする。一方、制御部２は、Ｌｏｗレベルのゲート信号Ｇ１をＰＭＯＳトランジスタ３１ＡおよびＮＭＯＳトランジスタ３２の各ゲートに印加させることで、ＰＭＯＳトランジスタ３１Ａをオン状態、ＮＭＯＳトランジスタ３２をオフ状態とする。
　また、制御部２は、ＰＭＯＳトランジスタ３１Ｂを有効とする場合、スイッチＳＷ１をオン状態、スイッチＳＷ３をオフ状態とする。これにより、ゲート信号Ｇ１のレベルに応じて、ＰＭＯＳトランジスタ３１Ｂはオンオフ駆動される。一方、制御部２は、ＰＭＯＳトランジスタ３１Ｂを無効とする場合、スイッチＳＷ１をオフ状態、スイッチＳＷ３をオン状態とする。これにより、ＰＭＯＳトランジスタ３１ＢのＶｇｓ（ゲート・ソース間電圧）が０Ｖとなり、ＰＭＯＳトランジスタ３１Ｂはオフ状態とされる。
　また、制御部２は、ＰＭＯＳトランジスタ３１Ｃを有効とする場合、スイッチＳＷ２をオン状態、スイッチＳＷ４をオフ状態とする。これにより、ゲート信号Ｇ１のレベルに応じて、ＰＭＯＳトランジスタ３１Ｃはオンオフ駆動される。一方、制御部２は、ＰＭＯＳトランジスタ３１Ｃを無効とする場合、スイッチＳＷ２をオフ状態、スイッチＳＷ４をオン状態とする。これにより、ＰＭＯＳトランジスタ３１ＣのＶｇｓが０Ｖとなり、ＰＭＯＳトランジスタ３１Ｃはオフ状態とされる。
　ＰＭＯＳトランジスタ３１Ａ、およびＰＭＯＳトランジスタ３１Ｂ，３１Ｃのうち有効なものと、ＮＭＯＳトランジスタ３２とは、一方がオン状態のとき他方がオフ状態とされる。
　オン状態のＰＭＯＳトランジスタ３１Ａと、ＰＭＯＳトランジスタ３１Ｂ，３１Ｃのうち有効なトランジスタでオン状態のものを介してブート電圧Ｖｂｏｏｔの印加端（ノードＮｂ）から電流がＮＭＯＳトランジスタＭ１のゲートに供給されることで、ＮＭＯＳトランジスタＭ１はターンオンする。また、オン状態のＮＭＯＳトランジスタ３２を介してＮＭＯＳトランジスタＭ１のゲートから電流が引き抜かれることで、ＮＭＯＳトランジスタＭ１はターンオフされる。
　制御部２は、ＰＭＯＳトランジスタ３１Ａ，３１Ｂ，３１Ｃのうちオンオフ可能な有効なトランジスタの並列接続数を時間的に変化させる。
　より具体的には、例えば、ＮＭＯＳトランジスタＭ１の１回のオンオフを１回のスイッチングとして、第１所定回数のスイッチングにおいて、ＰＭＯＳトランジスタ３１Ｂ，３１Ｃを無効とし、次の第２所定回数のスイッチングにおいて、ＰＭＯＳトランジスタ３１Ｂを有効、ＰＭＯＳトランジスタ３１Ｃを無効とし、次の第３所定回数のスイッチングにおいて、ＰＭＯＳトランジスタ３１Ｂ，３１Ｃを有効とし、次の第２所定回数のスイッチングにおいて、ＰＭＯＳトランジスタ３１Ｂを有効、ＰＭＯＳトランジスタ３１Ｃを無効とし、次の第１所定回数のスイッチングにおいて、ＰＭＯＳトランジスタ３１Ｂ，３１Ｃを無効とする。この場合、有効なトランジスタの並列接続数は、１→２→３→２→１となる。
　これにより、ブート電圧Ｖｂｏｏｔの印加端とノードＮ３との間のオン抵抗Ｒｏｎを時間的に変化させることで、ＮＭＯＳトランジスタＭ１のゲートに供給する電流を時間的に変化させることができる。従って、ＮＭＯＳトランジスタＭ１の立上り時間ｔｒ（Ｖｄｓの立上り時間ｔｒ）を時間的に拡散させることで、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができる。上記電流は、ＮＭＯＳトランジスタＭ１の立上り時間ｔｒに寄与する回路パラメータに相当する。
　特に、トランジスタ駆動回路１を車両に適用する場合は、車載機器の規格としてＥＭＩノイズをより抑える必要のあるＦＭ帯域以降の高周波帯域（１００ＭＨｚ～）でのＥＭＩノイズの低減を期待できる。なお、この効果は、以降の実施形態でも同様である。
＜第２実施形態＞
　次に、第２実施形態に係るトランジスタ駆動回路１について説明する。図３は、第２実施形態に係るトランジスタ駆動回路１におけるプリドライバ３の内部構成を示す図である。ここでは、駆動対象トランジスタは、ＮＭＯＳトランジスタＭ１である。
　図３に示すプリドライバ３は、ＰＭＯＳトランジスタ３１と、ＮＭＯＳトランジスタ３２Ａ，３２Ｂ，３２Ｃと、スイッチＳＷ１１～ＳＷ１４と、を有する。なお、ＮＭＯＳトランジスタの個数は、３２Ａ，３２Ｂ，３２Ｃのように３個に限ることはなく、例えば４個以上でもよい。
　ＰＭＯＳトランジスタ３１は、ブート電圧Ｖｂｏｏｔの印加端とノードＮ３との間に接続される。具体的には、ＰＭＯＳトランジスタ３１のソースは、ブート電圧Ｖｂｏｏｔの印加端に接続される。ＰＭＯＳトランジスタ３１のドレインは、ノードＮ３に接続される。ノードＮ３は、ＮＭＯＳトランジスタＭ１のゲートに接続される。
　ＮＭＯＳトランジスタ３２Ａ，３２Ｂ，３２Ｃは、ノードＮ３とノードＮｓｗとの間で並列に接続される。具体的には、ＮＭＯＳトランジスタ３２Ａ，３２Ｂ，３２Ｃの各ドレインは、ノードＮ３に接続される。ＮＭＯＳトランジスタ３２Ａ，３２Ｂ，３２Ｃの各ソースは、ノードＮｓｗに接続される。ノードＮｓｗは、基準電位としてのスイッチ電圧Ｖｓｗの印加端である。
　制御部２のゲート信号Ｇ１を出力する出力端は、ＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３２Ａの各ゲートに直接的に接続される。また、スイッチＳＷ１１は、制御部２の上記出力端とＮＭＯＳトランジスタ３２Ｂのゲートとの間に配置される。スイッチＳＷ１２は、制御部２の上記出力端とＮＭＯＳトランジスタ３２Ｃのゲートとの間に配置される。
　スイッチＳＷ１３は、ＮＭＯＳトランジスタ３２Ｂのゲート・ソース間に配置される。スイッチＳＷ１４は、ＮＭＯＳトランジスタ３２Ｃのゲート・ソース間に配置される。
　制御部２は、スイッチＳＷ１１～ＳＷ１４のオンオフを制御する。
　制御部２は、Ｈｉｇｈレベルのゲート信号Ｇ１をＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３２Ａの各ゲートに印加させることで、ＰＭＯＳトランジスタ３１をオフ状態、ＮＭＯＳトランジスタ３２Ａをオン状態とする。一方、制御部２は、Ｌｏｗレベルのゲート信号Ｇ１をＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３２Ａの各ゲートに印加させることで、ＰＭＯＳトランジスタ３１をオン状態、ＮＭＯＳトランジスタ３２Ａをオフ状態とする。
　また、制御部２は、ＮＭＯＳトランジスタ３２Ｂを有効とする場合、スイッチＳＷ１１をオン状態、スイッチＳＷ１３をオフ状態とする。これにより、ゲート信号Ｇ１のレベルに応じて、ＮＭＯＳトランジスタ３２Ｂはオンオフ駆動される。一方、制御部２は、ＮＭＯＳトランジスタ３２Ｂを無効とする場合、スイッチＳＷ１１をオフ状態、スイッチＳＷ１３をオン状態とする。これにより、ＮＭＯＳトランジスタ３２ＢのＶｇｓが０Ｖとなり、ＮＭＯＳトランジスタ３２Ｂはオフ状態とされる。
　また、制御部２は、ＮＭＯＳトランジスタ３２Ｃを有効とする場合、スイッチＳＷ１２をオン状態、スイッチＳＷ１４をオフ状態とする。これにより、ゲート信号Ｇ１のレベルに応じて、ＮＭＯＳトランジスタ３２Ｃはオンオフ駆動される。一方、制御部２は、ＮＭＯＳトランジスタ３２Ｃを無効とする場合、スイッチＳＷ１２をオフ状態、スイッチＳＷ１４をオン状態とする。これにより、ＮＭＯＳトランジスタ３２ＣのＶｇｓが０Ｖとなり、ＮＭＯＳトランジスタ３２Ｃはオフ状態とされる。
　ＮＭＯＳトランジスタ３２Ａ、およびＮＭＯＳトランジスタ３２Ｂ，３２Ｃのうち有効なものと、ＰＭＯＳトランジスタ３１とは、一方がオン状態のとき他方がオフ状態とされる。
　オン状態のＰＭＯＳトランジスタ３１を介してブート電圧Ｖｂｏｏｔの印加端からＮＭＯＳトランジスタＭ１のゲートへ電流が供給されることで、ＮＭＯＳトランジスタＭ１はターンオンされる。また、オン状態のＮＭＯＳトランジスタ３２Ａと、ＮＭＯＳトランジスタ３２Ｂ，３２Ｃのうち有効なトランジスタでオン状態のものを介してＮＭＯＳトランジスタＭ１のゲートから電流が引き抜かれることで、ＮＭＯＳトランジスタＭ１はターンオフする。
　制御部２は、ＮＭＯＳトランジスタ３２Ａ，３２Ｂ，３２Ｃのうちオンオフ可能な有効なトランジスタの並列接続数を時間的に変化させる。
　より具体的には、例えば、ＮＭＯＳトランジスタＭ１の１回のオンオフを１回のスイッチングとして、第１所定回数のスイッチングにおいて、ＮＭＯＳトランジスタ３２Ｂ，３２Ｃを無効とし、次の第２所定回数のスイッチングにおいて、ＮＭＯＳトランジスタ３２Ｂを有効、ＮＭＯＳトランジスタ３２Ｃを無効とし、次の第３所定回数のスイッチングにおいて、ＮＭＯＳトランジスタ３２Ｂ，３２Ｃを有効とし、次の第２所定回数のスイッチングにおいて、ＮＭＯＳトランジスタ３２Ｂを有効、ＮＭＯＳトランジスタ３２Ｃを無効とし、次の第１所定回数のスイッチングにおいて、ＮＭＯＳトランジスタ３２Ｂ，３２Ｃを無効とする。この場合、有効なトランジスタの並列接続数は、１→２→３→２→１となる。
　これにより、ノードＮ３とノードＮｓｗとの間のオン抵抗Ｒｏｎを時間的に変化させることで、ＮＭＯＳトランジスタＭ１のゲートから引き抜く電流を時間的に変化させることができる。従って、ＮＭＯＳトランジスタＭ１の立下り時間ｔｆ（Ｖｄｓの立下り時間ｔｆ）を時間的に拡散させることで、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができる。上記電流は、ＮＭＯＳトランジスタＭ１の立下り時間ｔｆに寄与する回路パラメータに相当する。
＜第３実施形態＞
　次に、第３実施形態に係るトランジスタ駆動回路１について説明する。図４は、第３実施形態に係るトランジスタ駆動回路１におけるプリドライバ４の内部構成を示す図である。ここでは、駆動対象トランジスタは、ＮＭＯＳトランジスタＭ２である。
　図４に示すプリドライバ４は、ＰＭＯＳトランジスタ４１Ａ，４１Ｂ，４１Ｃと、ＮＭＯＳトランジスタＭ４２と、スイッチＳＷ２１～ＳＷ２４と、を有する。なお、ＰＭＯＳトランジスタの個数は、４１Ａ，４１Ｂ，４１Ｃのように３個に限ることはなく、例えば４個以上でもよい。
　本実施形態に係るプリドライバ４の構成は、先述した第１実施形態に係るプリドライバ３の構成（図２）と類似しており、本実施形態のＰＭＯＳトランジスタ４１Ａ，４１Ｂ，４１Ｃは、第１実施形態のＰＭＯＳトランジスタ３１Ａ，３１Ｂ，３１Ｃに相当し、本実施形態のＮＭＯＳトランジスタ４２は、第１実施形態のＮＭＯＳトランジスタ３２に相当し、本実施形態のスイッチＳＷ２１～ＳＷ２４は、第１実施形態のスイッチＳＷ１～ＳＷ４に相当する。
　本実施形態の第１実施形態との相違点は、次のとおりである。ＰＭＯＳトランジスタ４１Ａ，４１Ｂ，４１Ｃの各ドレインは、電源電圧Ｖｒｅｇの印加端に接続される。ＰＭＯＳトランジスタ４１Ａ，４１Ｂ，４１Ｃの各ドレインとＮＭＯＳトランジスタ４２のドレインとが接続されるノードＮ４は、ＮＭＯＳトランジスタＭ２のゲートに接続される。ＮＭＯＳトランジスタ４２のソースは、グランド電位の印加端に接続される。
　制御部２は、第１実施形態と同様に、スイッチＳＷ２１～ＳＷ２４のオンオフ制御により、ＰＭＯＳトランジスタ４１Ｂ，４１Ｃの有効／無効を切り替える。制御部２の出力端から出力されるゲート信号Ｇ２のレベルに応じて、ＰＭＯＳトランジスタ４１Ａ、およびＰＭＯＳトランジスタ４１Ｂ，４１Ｃのうち有効なトランジスタがオンオフ駆動される。なお、ゲート信号Ｇ２のレベルに応じて、ＮＭＯＳトランジスタ４２もオンオフ駆動される。ＰＭＯＳトランジスタ４１Ａ、およびＰＭＯＳトランジスタ４１Ｂ，４１Ｃのうち有効なものと、ＮＭＯＳトランジスタ４２とは、一方がオン状態のとき他方がオフ状態とされる。
　そして、制御部２は、第１実施形態と同様に、ＰＭＯＳトランジスタ４１Ａ，４１Ｂ，４１Ｃのうちオンオフ可能な有効なトランジスタの並列接続数を時間的に変化させる。
　これにより、電源電圧Ｖｒｅｇの印加端とノードＮ４との間のオン抵抗Ｒｏｎを時間的に変化させることで、ＮＭＯＳトランジスタＭ２のゲートへ供給する電流を時間的に変化させることができる。従って、ＮＭＯＳトランジスタＭ２の立上り時間ｔｒ（Ｖｄｓの立上り時間ｔｒ）を時間的に拡散させることで、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができる。
＜第４実施形態＞
　次に、第４実施形態に係るトランジスタ駆動回路１について説明する。図５は、第４実施形態に係るトランジスタ駆動回路１におけるプリドライバ４の内部構成を示す図である。ここでは、駆動対象トランジスタは、ＮＭＯＳトランジスタＭ２である。
　図５に示すプリドライバ４は、ＰＭＯＳトランジスタ４１と、ＮＭＯＳトランジスタ４２Ａ，４２Ｂ，４２Ｃと、スイッチＳＷ３１～ＳＷ３４と、を有する。なお、ＮＭＯＳトランジスタの個数は、４２Ａ，４２Ｂ，４２Ｃのように３個に限ることはなく、例えば４個以上でもよい。
　本実施形態に係るプリドライバ４の構成は、先述した第２実施形態に係るプリドライバ４の構成（図３）と類似しており、本実施形態のＰＭＯＳトランジスタ４１は、第２実施形態のＰＭＯＳトランジスタ３１に相当し、本実施形態のＮＭＯＳトランジスタ４２Ａ，４２Ｂ，４２Ｃは、第２実施形態のＮＭＯＳトランジスタ３２Ａ，３２Ｂ，３２Ｃに相当し、本実施形態のスイッチＳＷ３１～ＳＷ３４は、第２実施形態のスイッチＳＷ１１～ＳＷ１４に相当する。
　本実施形態の第２実施形態との相違点は、次のとおりである。ＰＭＯＳトランジスタ４１のドレインは、電源電圧Ｖｒｅｇの印加端に接続される。ＰＭＯＳトランジスタ４１のドレインとＮＭＯＳトランジスタ４２Ａ，４２Ｂ，４２Ｃのドレインとが接続されるノードＮ４は、ＮＭＯＳトランジスタＭ２のゲートに接続される。ＮＭＯＳトランジスタ４２Ａ，４２Ｂ，４２Ｃの各ソースは、グランド電位（基準電位）の印加端に接続される。
　制御部２は、第２実施形態と同様に、スイッチＳＷ３１～ＳＷ３４のオンオフ制御により、ＮＭＯＳトランジスタ４２Ｂ，４２Ｃの有効／無効を切り替える。制御部２の出力端から出力されるゲート信号Ｇ２のレベルに応じて、ＮＭＯＳトランジスタ４２Ａ、およびＮＭＯＳトランジスタ４２Ｂ，４２Ｃのうち有効なトランジスタがオンオフ駆動される。なお、ゲート信号Ｇ２のレベルに応じて、ＰＭＯＳトランジスタ４１もオンオフ駆動される。ＮＭＯＳトランジスタ４２Ａ、およびＮＭＯＳトランジスタ４２Ｂ，４２Ｃのうち有効なものと、ＰＭＯＳトランジスタ４１とは、一方がオン状態のとき他方がオフ状態とされる。
　そして、制御部２は、第２実施形態と同様に、ＮＭＯＳトランジスタ４２Ａ，４２Ｂ，４２Ｃのうちオンオフ可能な有効なトランジスタの並列接続数を時間的に変化させる。
　これにより、ノードＮ４とグランド電位の印加端との間のオン抵抗Ｒｏｎを時間的に変化させることで、ＮＭＯＳトランジスタＭ２のゲートから引き抜く電流を時間的に変化させることができる。従って、ＮＭＯＳトランジスタＭ２の立下り時間ｔｆ（Ｖｄｓの立下り時間ｔｆ）を時間的に拡散させることで、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができる。
＜第５実施形態＞
　次に、第５実施形態について説明する。図６は、第５実施形態に係るスイッチング回路５の構成を含むＤＣ／ＤＣコンバータ１０を示す図である。ここでは、駆動対象トランジスタは、ＮＭＯＳトランジスタＭ１である。
　図６に示すように、本実施形態に係るスイッチング回路５は、ＮＭＯＳトランジスタＭ１のゲート・ドレイン間の寄生容量である帰還容量Ｃｇｄ１を有するとともに、ＮＭＯＳトランジスタＭ１のゲート・ドレイン間に接続される帰還容量Ｃｇｄ２，Ｃｇｄ３を有する。なお、ＮＭＯＳトランジスタＭ１のゲート・ドレイン間に接続させる寄生容量以外の帰還容量の個数は、Ｃｇｄ２，Ｃｇｄ３のように２個に限らず、例えば３個以上でもよい。
　帰還容量Ｃｇｄ２，Ｃｇｄ３の一端は、ＮＭＯＳトランジスタＭ１のゲートに直接的に接続される。帰還容量Ｃｇｄ２，Ｃｇｄ３の他端は、それぞれスイッチＳ１，Ｓ２を介してＮＭＯＳトランジスタＭ１のドレインに接続される。
　制御部２は、スイッチＳ１，Ｓ２のオンオフ制御を行う。スイッチＳ１，Ｓ２がオン状態の場合、帰還容量Ｃｇｄ２，Ｃｇｄ３は有効となり、スイッチＳ１，Ｓ２がオフ状態の場合、帰還容量Ｃｇｄ２，Ｃｇｄ３は無効となる。
　本実施形態では、制御部２は、帰還容量Ｃｇｄ１，Ｃｇｄ２，Ｃｇｄ３のうち有効な帰還容量のＮＭＯＳトランジスタＭ１のゲート・ドレイン間における並列接続数を時間的に変化させる。
　より具体的には、例えば、ＮＭＯＳトランジスタＭ１の１回のオンオフを１回のスイッチングとして、第１所定回数のスイッチングにおいて、帰還容量Ｃｇｄ２，Ｃｇｄ３を無効とし、次の第２所定回数のスイッチングにおいて、帰還容量Ｃｇｄ２を有効、帰還容量Ｃｇｄ３を無効とし、次の第３所定回数のスイッチングにおいて、帰還容量Ｃｇｄ２，Ｃｇｄ３を有効とし、次の第２所定回数のスイッチングにおいて、帰還容量Ｃｇｄ２を有効、帰還容量Ｃｇｄ３を無効とし、次の第１所定回数のスイッチングにおいて、帰還容量Ｃｇｄ２，Ｃｇｄ３を無効とする。この場合、有効な帰還容量の並列接続数は、１→２→３→２→１となる。
　これにより、ＮＭＯＳトランジスタＭ１のゲート・ドレイン間の帰還容量を時間的に変化させることで、ＮＭＯＳトランジスタＭ１の立上り時間ｔｒおよび立下り時間ｔｆを時間的に拡散させることで、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができる。上記帰還容量は、ＮＭＯＳトランジスタＭ１の立上り時間ｔｒおよび立下り時間ｔｆに寄与する回路パラメータに相当する。
＜第６実施形態＞
　次に、第６実施形態について説明する。図７は、第６実施形態に係るスイッチング回路５の構成を含むＤＣ／ＤＣコンバータ１０を示す図である。ここでは、駆動対象トランジスタは、ＮＭＯＳトランジスタＭ２である。
　図７に示すように、本実施形態に係るスイッチング回路５は、ＮＭＯＳトランジスタＭ２のゲート・ドレイン間の寄生容量である帰還容量Ｃｇｄ１１を有するとともに、ＮＭＯＳトランジスタＭ２のゲート・ドレイン間に接続される帰還容量Ｃｇｄ１２，Ｃｇｄ１３を有する。なお、ＮＭＯＳトランジスタＭ２のゲート・ドレイン間に接続させる寄生容量以外の帰還容量の個数は、Ｃｇｄ１２，Ｃｇｄ１３のように２個に限らず、例えば３個以上でもよい。
　帰還容量Ｃｇｄ１２，Ｃｇｄ１３の一端は、ＮＭＯＳトランジスタＭ２のゲートに直接的に接続される。帰還容量Ｃｇｄ１２，Ｃｇｄ１３の他端は、それぞれスイッチＳ１１，Ｓ１２を介してＮＭＯＳトランジスタＭ２のドレインに接続される。
　制御部２は、スイッチＳ１１，Ｓ１２のオンオフ制御を行う。スイッチＳ１１，Ｓ１２がオン状態の場合、帰還容量Ｃｇｄ１２，Ｃｇｄ１３は有効となり、スイッチＳ１１，Ｓ１２がオフ状態の場合、帰還容量Ｃｇｄ１２，Ｃｇｄ１３は無効となる。
　本実施形態では、制御部２は、帰還容量Ｃｇｄ１１，Ｃｇｄ１２，Ｃｇｄ１３のうち有効な帰還容量のＮＭＯＳトランジスタＭ２のゲート・ドレイン間における並列接続数を時間的に変化させる。
　より具体的には、例えば、ＮＭＯＳトランジスタＭ２の１回のオンオフを１回のスイッチングとして、第１所定回数のスイッチングにおいて、帰還容量Ｃｇｄ１２，Ｃｇｄ１３を無効とし、次の第２所定回数のスイッチングにおいて、帰還容量Ｃｇｄ１２を有効、帰還容量Ｃｇｄ１３を無効とし、次の第３所定回数のスイッチングにおいて、帰還容量Ｃｇｄ１２，Ｃｇｄ１３を有効とし、次の第２所定回数のスイッチングにおいて、帰還容量Ｃｇｄ１２を有効、帰還容量Ｃｇｄ１３を無効とし、次の第１所定回数のスイッチングにおいて、帰還容量Ｃｇｄ１２，Ｃｇｄ１３を無効とする。この場合、有効な帰還容量の並列接続数は、１→２→３→２→１となる。
　これにより、ＮＭＯＳトランジスタＭ２のゲート・ドレイン間の帰還容量を時間的に変化させることで、ＮＭＯＳトランジスタＭ２の立上り時間ｔｒおよび立下り時間ｔｆを時間的に拡散させることで、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができる。
＜第７実施形態＞
　図８は、第７実施形態に係るＤＣ／ＤＣコンバータ１０の構成を示す図である。ここでは、駆動対象トランジスタは、ＮＭＯＳトランジスタＭ１である。図８に示すＤＣ／ＤＣコンバータ１０では、ブートストラップ６においてスイッチＳｗ１～Ｓｗ３が設けられる。
　スイッチＳｗ１は、所定の電源電圧Ｖｃｃ１の印加端とダイオードＤ１のアノードとの間に配置される。スイッチＳｗ２は、所定の電源電圧Ｖｃｃ２の印加端とダイオードＤ１のアノードとの間に配置される。スイッチＳｗ３は、所定の電源電圧Ｖｃｃ３の印加端とダイオードＤ１のアノードとの間に配置される。例えば、電源電圧Ｖｃｃ１～Ｖｃｃ３の大小関係は、Ｖｃｃ１＜Ｖｃｃ２＜Ｖｃｃ３である。なお、電源電圧の個数は、Ｖｃｃ１～Ｖｃｃ３のように３個に限らず、例えば４個以上でもよい。
　制御部２は、スイッチＳｗ１～Ｓｗ３のオンオフ制御を行う。
　また、本実施形態では、プリドライバ３は、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２とを有する。ＰＭＯＳトランジスタ３１のソースにノードＮｂが接続されるので、当該ソースにブート電圧Ｖｂｏｏｔが印加される。
　本実施形態では、制御部２は、ＮＭＯＳトランジスタＭ１のターンオン時のブート電圧Ｖｂｏｏｔを時間的に変化させる。
　より具体的には、例えば、ＮＭＯＳトランジスタＭ１の１回のオフオンを１回のスイッチングとして、第１所定回数のスイッチングにおいて、スイッチＳｗ１をオン状態、スイッチＳｗ２，Ｓｗ３をオフ状態とし、次の第２所定回数のスイッチングにおいて、スイッチＳｗ２をオン状態、スイッチＳｗ１，Ｓｗ３をオフ状態とし、次の第３所定回数のスイッチングにおいて、スイッチＳｗ３をオン状態、スイッチＳｗ１，Ｓｗ２をオフ状態とし、次の第２所定回数のスイッチングにおいて、スイッチＳｗ２をオン状態、スイッチＳｗ１，Ｓｗ３をオフ状態とし、次の第１所定回数のスイッチングにおいて、スイッチＳｗ１をオン状態、スイッチＳｗ２，Ｓｗ３をオフ状態とする。
　これにより、ＮＭＯＳトランジスタＭ１のターンオン時のブート電圧Ｖｂｏｏｔは、Ｖｉｎ＋Ｖｃｃ１－Ｖｆ→Ｖｉｎ＋Ｖｃｃ２－Ｖｆ→Ｖｉｎ＋Ｖｃｃ３－Ｖｆ→Ｖｉｎ＋Ｖｃｃ２－Ｖｆ→Ｖｉｎ＋Ｖｃｃ１－Ｖｆとなる。
　ここで、ＰＭＯＳトランジスタ３１のオン抵抗Ｒｏｎは、ＰＭＯＳトランジスタ３１のＶｇｓの関数となるため、ブート電圧Ｖｂｏｏｔが時間的に変化することにより、ＰＭＯＳトランジスタ３１のオン抵抗Ｒｏｎも時間的に変化する。従って、ＮＭＯＳトランジスタＭ１のゲートにＰＭＯＳトランジスタ３１を介して供給される電流が変化し、ＮＭＯＳトランジスタＭ１の立上り時間ｔｒが時間的に拡散される。これにより、スイッチング損失の増加を抑制しつつ、ＥＭＩノイズの低減を図ることができる。
　なお、本実施形態では、ブート電圧Ｖｂｏｏｔを変化させるので、ＮＭＯＳトランジスタＭ１のオン抵抗も変化することが生じる。しかしながら、例えば、ブート電圧Ｖｂｏｏｔを正弦波状などに変化させれば、ＮＭＯＳトランジスタＭ１のオン抵抗の平均は、正弦波の平均に対応する値とすることができる。
　また、制御部２は、プリドライバ４に供給する電源電圧Ｖｒｅｇについて、ＮＭＯＳトランジスタＭ２のターンオン時の電源電圧Ｖｒｅｇを時間的に変化させてもよい。これにより、ＮＭＯＳトランジスタＭ２の立上り時間ｔｒを時間的に拡散できる。
＜ＦＦＴ解析について＞
　ここで、図９には、入力電圧Ｖｉｎ＝１２Ｖ、出力電圧Ｖｏｕｔ＝５ＶとしたＤＣ／ＤＣコンバータ１０（図１）において、入力電圧Ｖｉｎに生じるリップル電圧波形の一例を左図に示す。なお、入力電圧Ｖｉｎは、不図示のバッテリから供給され、当該バッテリの出力端には不図示のコンデンサが接続される。
　図９左図に示すように、ＮＭＯＳトランジスタＭ１がターンオンされると、上記コンデンサの放電により、入力電圧Ｖｉｎは低下する。その後、ＮＭＯＳトランジスタＭ１がターンオフされると、上記コンデンサの充電により、入力電圧Ｖｉｎは上昇する。この繰り返しにより、入力電圧Ｖｉｎのリップルには、振幅が２００ｍＶで５００ｋＨｚの波形が生じている。また、このとき、ＮＭＯＳトランジスタＭ１のターンオン時にはノイズＮｓ１が発生し、ＮＭＯＳトランジスタＭ１のターンオフ時にはノイズＮｓ２が発生している。ノイズＮｓ１は、振幅が１２０ｍＶで１３０ＭＨｚの波形となっている。
　図９の右図は、左図の波形をＦＦＴ（高速フーリエ変換）解析した結果を示す。図９の右図に示すように、５００ｋＨｚではスペクトル値が－２５．４ｄＢであり、１３０ＭＨｚではスペクトル値が－７１．６ｄＢとなっている。
　図９の左図のように、５００ｋＨｚの波形では振幅が２００ｍＶであるため、その実効値は、２００ｍＶ／（２×√２）＝７０．７ｍＶとなり、スペクトル値は２０×ｌｏｇ（７０．７ｍＶ）＝－２３ｄＢとなり、概ね図９の右図の結果と一致する。しかしながら、１３０ＭＨｚの波形では振幅が１２０ｍＶであるため、その実効値は、１２０ｍＶ／（２×√２）＝４２．４ｍＶとなり、スペクトル値は２０×ｌｏｇ（４２．４ｍＶ）＝－２７ｄＢとなり、図９の右図の結果と一致しない。
　ここで、図９の左図のように、１３０ＭＨｚのノイズＮｓ１は、ＦＦＴ範囲である１０μｓにおいて、５回出現しており、１／１３０ＭＨｚ×５＝３８ｎｓの期間だけ出現している。従って、出現確率は、３８ｎｓ／１０μｓ＝０．００３８＝－４８．４ｄＢとなる。これにより、出現確率を考慮したスペクトル値は、－２７ｄＢ＋（－４８ｄＢ）＝－７５ｄＢとなり、図９の右図の結果と概ね一致する。
　従って、上記の各実施形態のように、立上り時間ｔｒおよび立下り時間ｔｆを時間的に拡散させることで、同じ周波数のノイズの出現確率が低下するので、ノイズのスペクトル値を低下させることができる。
＜その他＞
　以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
　例えば、上記の各実施形態は、矛盾のない限り、任意に組み合わせて実施できる。
　また、上記の各実施形態におけるスイッチング回路５において、ハイサイドのＮＭＯＳトランジスタＭ１は、ＰＭＯＳトランジスタとしてもよい。この場合、プリドライバ３の電源電圧は、入力電圧Ｖｉｎより低い電圧でよく、ブートストラップ等により生成する必要はない。
　また、本発明に係るトランジスタ駆動回路は、降圧型のＤＣ／ＤＣコンバータに限らず、昇圧型、昇降圧型、非絶縁型、絶縁型などの各種ＤＣ／ＤＣコンバータや、ＤＣ／ＡＣコンバータ（インバータ）などのスイッチング電源回路の他、電源回路以外の回路に適用することが可能である。
　また、本発明に係るトランジスタ駆動回路により駆動する対象のトランジスタは、ＭＯＳＦＥＴに限らず、例えばＩＧＢＴなどとしてもよい。
　本明細書中に開示されている発明は、各種トランジスタの駆動に利用することができる。
　　　１　トランジスタ駆動回路
　　　２　制御部
　　　３　プリドライバ
　　　４　プリドライバ
　　　５　スイッチング回路
　　　６　ブートストラップ
　　　１０　ＤＣ／ＤＣコンバータ
　　　Ｍ１、Ｍ２　ＮＭＯＳトランジスタ
　　　Ｌ１　インダクタ
　　　Ｃ１　出力コンデンサ
　　　Ｃｂ　ブートコンデンサ
　　　Ｄ１　ダイオード
　　　３１Ａ～３１Ｃ　ＰＭＯＳトランジスタ
　　　３２　ＮＭＯＳトランジスタ
　　　ＳＷ１～ＳＷ４　スイッチ
　　　３１　ＰＭＯＳトランジスタ
　　　３２Ａ～３２Ｃ　ＮＭＯＳトランジスタ
　　　ＳＷ１１～ＳＷ１４　スイッチ
　　　４１Ａ～４１Ｃ　ＰＭＯＳトランジスタ
　　　４２　ＮＭＯＳトランジスタ
　　　ＳＷ２１～ＳＷ２４　スイッチ
　　　４１　ＰＭＯＳトランジスタ
　　　４２Ａ～４２Ｃ　ＮＭＯＳトランジスタ
　　　ＳＷ３１～ＳＷ３４　スイッチ
　　　Ｃｇｄ１～Ｃｇｄ３　帰還容量
　　　Ｓ１、Ｓ２　スイッチ
　　　Ｃｇｄ１１～Ｃｇｄ１３　帰還容量
　　　Ｓ１１、Ｓ１２　スイッチ
　　　Ｓｗ１～Ｓｗ３　スイッチ

Claims (19)

  1. 　駆動対象トランジスタを駆動するトランジスタ駆動回路であって、
    　前記駆動対象トランジスタの立上り時間または立下り時間に寄与する回路パラメータを時間的に変化させる制御を行う制御部を有する、トランジスタ駆動回路。
  2. 　前記回路パラメータは、前記駆動対象トランジスタの制御端に供給する電流である、請求項１に記載のトランジスタ駆動回路。
  3. 　前記電流が流れる第１トランジスタ部を含むプリドライバを有し、
    　前記制御部は、前記第１トランジスタ部のオン抵抗を時間的に変化させる、請求項２に記載のトランジスタ駆動回路。
  4. 　前記第１トランジスタ部は、電源電圧の印加端と前記制御端との間に並列接続される複数の第１トランジスタを含み、
    　前記制御部は、オンオフ可能な有効状態の前記第１トランジスタの並列接続数を時間的に変化させる、請求項３に記載のトランジスタ駆動回路。
  5. 　前記第１トランジスタは、ＰＭＯＳトランジスタであり、
    　前記プリドライバは、ゲート信号の印加端と前記第１トランジスタのゲートとの間に配置される第１スイッチと、前記第１トランジスタのゲート・ソース間に配置される第２スイッチと、を有する、請求項４に記載のトランジスタ駆動回路。
  6. 　前記回路パラメータは、前記駆動対象トランジスタの制御端から引き抜く電流である、請求項１に記載のトランジスタ駆動回路。
  7. 　前記電流が流れる第２トランジスタ部を含むプリドライバを有し、
    　前記制御部は、前記第２トランジスタ部のオン抵抗を時間的に変化させる、請求項６に記載のトランジスタ駆動回路。
  8. 　前記第２トランジスタ部は、前記制御端と基準電位の印加端との間に並列接続される複数の第２トランジスタを含み、
    　前記制御部は、オンオフ可能な有効状態の前記第２トランジスタの並列接続数を時間的に変化させる、請求項７に記載のトランジスタ駆動回路。
  9. 　前記第２トランジスタは、ＮＭＯＳトランジスタであり、
    　前記プリドライバは、ゲート信号の印加端と前記第２トランジスタのゲートとの間に配置される第３スイッチと、前記第２トランジスタのゲート・ソース間に配置される第４スイッチと、を有する、請求項８に記載のトランジスタ駆動回路。
  10. 　前記回路パラメータは、前記駆動対象トランジスタの帰還容量である、請求項１に記載のトランジスタ駆動回路。
  11. 　前記制御部は、前記駆動対象トランジスタの寄生容量としての第１帰還容量と、前記第１帰還容量以外の少なくとも１つの第２帰還容量とのうち有効な帰還容量の並列接続数を時間的に変化させる、請求項１０に記載のトランジスタ駆動回路。
  12. 　前記制御部は、前記第２帰還容量の有効／無効を切り替える第５スイッチを制御する、請求項１１に記載のトランジスタ駆動回路。
  13. 　前記第１トランジスタ部は、ＰＭＯＳトランジスタを有し、
    　前記制御部は、前記プリドライバの電源電圧を時間的に変化させる、請求項３に記載のトランジスタ駆動回路。
  14. 　前記電源電圧は、ブートストラップにより生成されるブート電圧である、請求項１３に記載のトランジスタ駆動回路。
  15. 　前記制御部は、前記ブートストラップに含まれるダイオードのアノードに印加させる電圧を時間的に変化させる、請求項１４に記載のトランジスタ駆動回路。
  16. 　請求項１から請求項１５のいずれか１項に記載のトランジスタ駆動回路と、
    　前記駆動対象トランジスタと、を有する、スイッチング回路。
  17. 　前記駆動対象トランジスタは、ＮＭＯＳトランジスタである、請求項１６に記載のスイッチング回路。
  18. 　高電位側の前記駆動対象トランジスタと直列接続される低電位側のＮＭＯＳトランジスタを含む、請求項１７に記載のスイッチング回路。
  19. 　請求項１６から請求項１８のいずれか１項に記載のスイッチング回路を有する、スイッチング電源回路。
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