JPS63232711A - 差動型インバ−タ回路 - Google Patents
差動型インバ−タ回路Info
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- JPS63232711A JPS63232711A JP62066141A JP6614187A JPS63232711A JP S63232711 A JPS63232711 A JP S63232711A JP 62066141 A JP62066141 A JP 62066141A JP 6614187 A JP6614187 A JP 6614187A JP S63232711 A JPS63232711 A JP S63232711A
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- JP
- Japan
- Prior art keywords
- fet
- source
- gate
- signal
- level shifter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動型インバータ回路、特に電界効果トランジ
スタ（以下、ＦＥＴのいう。）を基本素子とした差動型
インバータ回路に関する。
スタ（以下、ＦＥＴのいう。）を基本素子とした差動型
インバータ回路に関する。
従来、この種の差動型インバータ回路は第２図に示すよ
うに、スイッチングＦＥＴ１３および１４の各ゲートに
両相の入力信号ＩＮおよびＩＮを与えるか、またはスイ
ッチングＦＥＴの一方に参照電圧Ｖ ｒ＊ｆを与えてい
た。
うに、スイッチングＦＥＴ１３および１４の各ゲートに
両相の入力信号ＩＮおよびＩＮを与えるか、またはスイ
ッチングＦＥＴの一方に参照電圧Ｖ ｒ＊ｆを与えてい
た。
上述した従来の差動型インバータ回路において外部で位
相の１８０°違う両相を用意するには装置上の困難があ
り、またＩＣ内部で両相を作るにはインバータ回路が子
分に必要なためチップサイズが大きくなるという欠点が
ある。
相の１８０°違う両相を用意するには装置上の困難があ
り、またＩＣ内部で両相を作るにはインバータ回路が子
分に必要なためチップサイズが大きくなるという欠点が
ある。
また、単相の入力信号と参照電圧とを与える場合、両相
の入力信号を与える場合と比べてスイッチングＦＥＴの
ゲートの電位差を得るために入力振幅を大きくする必要
があり、またゲインが得にくい、ノイズマージンが得に
くいという欠点がある。
の入力信号を与える場合と比べてスイッチングＦＥＴの
ゲートの電位差を得るために入力振幅を大きくする必要
があり、またゲインが得にくい、ノイズマージンが得に
くいという欠点がある。
したがって本発明が解決しようとする問題点、換言すれ
ば本発明の目的は簡易な位相反転手段を設けることによ
って上詰の欠点を改善した差動型インバータ回路を提供
することにある。
ば本発明の目的は簡易な位相反転手段を設けることによ
って上詰の欠点を改善した差動型インバータ回路を提供
することにある。
上述した従来の差動型インバータ回路に対し、本発明は
単相の入力で差動型インバータ回路とソースフォロア回
路を用いて位相の反転した信号を作り両相の入力と同程
度のゲインおよびノイズマージンを得られるという独創
的内容を有する。
単相の入力で差動型インバータ回路とソースフォロア回
路を用いて位相の反転した信号を作り両相の入力と同程
度のゲインおよびノイズマージンを得られるという独創
的内容を有する。
本発明の差動型インバータ回路は、ソースを共通の定電
流源に接続し、ドレイン端にそれぞれ負荷抵抗を接続し
た第１および第２のＦＥＴを有する差動型インバータ回
路において、前記ＦＥＴのドレイン端をそれぞれのゲー
トに接続し、レベルシフタおよび定電流源をそれぞれの
ソースに縦続接続した第３および第４のＦＥＴを有する
一対のソースフォロア型バッファ回路を具備し、前記第
１または第２のＦＥＴのドレイン端の信号を前記ソース
フォロア型バッファ回路の一方を経て前記第２または第
１のＦＥＴのゲートに入力するようにして構成される。
流源に接続し、ドレイン端にそれぞれ負荷抵抗を接続し
た第１および第２のＦＥＴを有する差動型インバータ回
路において、前記ＦＥＴのドレイン端をそれぞれのゲー
トに接続し、レベルシフタおよび定電流源をそれぞれの
ソースに縦続接続した第３および第４のＦＥＴを有する
一対のソースフォロア型バッファ回路を具備し、前記第
１または第２のＦＥＴのドレイン端の信号を前記ソース
フォロア型バッファ回路の一方を経て前記第２または第
１のＦＥＴのゲートに入力するようにして構成される。
次に１本発明について図面を参照して説明する。
第１図は本発明の実施例を示す回路図である。
同図においてスイッチング用ＦＥＴＩ、２のドレイン端
に負荷抵抗３．４が接続され、負荷抵抗の他端はレベル
シフター５を介して回路電源ＶＤＤにつながっている。
に負荷抵抗３．４が接続され、負荷抵抗の他端はレベル
シフター５を介して回路電源ＶＤＤにつながっている。
ＦＥＴＩ、２のソースは定電流源６を介して接地されて
いる。
いる。
ＦＥＴＩのドレイン端はソースフォロアＦＥＴ７のゲー
トにつながり、ＦＥＴ７のドレイン端はＶｏｏに接続し
、ソースはレベルシフター９、定電流源１１を介して接
地されている。定電流源１１のドレイン端はＦＥＴ２の
ゲートにつながっている。
トにつながり、ＦＥＴ７のドレイン端はＶｏｏに接続し
、ソースはレベルシフター９、定電流源１１を介して接
地されている。定電流源１１のドレイン端はＦＥＴ２の
ゲートにつながっている。
ＦＥＴ２のドレイン端はもうひとつのソースフォロアＦ
ＥＴ８のゲートにつながり、ＦＥＴ８のドレインは、Ｖ
ＤＤに接続し、ソースはレベルシフター１０、定電流源
１２を介して接地されている。
ＥＴ８のゲートにつながり、ＦＥＴ８のドレインは、Ｖ
ＤＤに接続し、ソースはレベルシフター１０、定電流源
１２を介して接地されている。
スイッチング用ＦＥＴＩのゲートに信号が入力されると
、このＦＥＴのドレイン端に逆相が発生し、ソースフォ
ロアＦＥＴ７、レベルシフター９を介して位相の反転し
た信号がスイッチング用ＦＥＴ２のゲートに入力される
。
、このＦＥＴのドレイン端に逆相が発生し、ソースフォ
ロアＦＥＴ７、レベルシフター９を介して位相の反転し
た信号がスイッチング用ＦＥＴ２のゲートに入力される
。
以上説明したように本発明は単相の入力信号をスイッチ
ングＦＥＴＩに与えるだけでＦＦ、Ｔ２に位相の反転し
た信号が入力されることにより、両相の入力信号を与え
た場合と同じゲインおよびノイズマージンを得ることが
できる効果がある。
ングＦＥＴＩに与えるだけでＦＦ、Ｔ２に位相の反転し
た信号が入力されることにより、両相の入力信号を与え
た場合と同じゲインおよびノイズマージンを得ることが
できる効果がある。
第１図は本発明の回路図であり、１．２はスイッチング
ＦＥＴ、３，４は負荷抵抗、５，９゜１０はレベルシフ
ター１．６，１１．１２は定電流源、７，８はソースフ
ォロアＦＥＴである。第２図は従来の回路図であり、１
３．１４はスイッチングＦＥＴ、１５．１６は負荷抵抗
、１７゜２１．２２はレベルシフター、１８，２３．２
４は定電流源、１９．２０はソースフォロアＦＥＴであ
る。 代理人 弁理士 内 原 晋、パ （／ニー、− ＼、− ＤＤ 形２ 図
ＦＥＴ、３，４は負荷抵抗、５，９゜１０はレベルシフ
ター１．６，１１．１２は定電流源、７，８はソースフ
ォロアＦＥＴである。第２図は従来の回路図であり、１
３．１４はスイッチングＦＥＴ、１５．１６は負荷抵抗
、１７゜２１．２２はレベルシフター、１８，２３．２
４は定電流源、１９．２０はソースフォロアＦＥＴであ
る。 代理人 弁理士 内 原 晋、パ （／ニー、− ＼、− ＤＤ 形２ 図
Claims (1)
- 【特許請求の範囲】 ソースを共通の定電流源に接続し、ドレイン端にそれぞ
れ負荷抵抗を接続した第１および第２のＦＥＴを有する
差動型インバータ回路において、前記ＦＥＴのドレイン
端をそれぞれのゲートに接続し、レベルシフタおよび定
電流源をそれぞれのソースに縦続接続した第３および第
４のＦＥＴを有する一対のソースフォロア型バッファ回
路を具備し、 前記第１または第２のＦＥＴのドレイン端の信号を前記
ソースフォロア型バッファ回路の一方を経て前記第２ま
たは第１のＦＥＴのゲートに入力することを特徴とする
差動型インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066141A JPS63232711A (ja) | 1987-03-20 | 1987-03-20 | 差動型インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066141A JPS63232711A (ja) | 1987-03-20 | 1987-03-20 | 差動型インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63232711A true JPS63232711A (ja) | 1988-09-28 |
Family
ID=13307283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066141A Pending JPS63232711A (ja) | 1987-03-20 | 1987-03-20 | 差動型インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685933A1 (en) * | 1994-06-02 | 1995-12-06 | Mitsubishi Denki Kabushiki Kaisha | Differential amplifier |
-
1987
- 1987-03-20 JP JP62066141A patent/JPS63232711A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685933A1 (en) * | 1994-06-02 | 1995-12-06 | Mitsubishi Denki Kabushiki Kaisha | Differential amplifier |
| US5550511A (en) * | 1994-06-02 | 1996-08-27 | Mitsubishi Denki Kabushiki Kaisha | Differential amplifier having single phase input and two output phases |
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