JPH0341822A - 超高周波ホツトクロツク論理回路 - Google Patents
超高周波ホツトクロツク論理回路Info
- Publication number
- JPH0341822A JPH0341822A JP2161490A JP16149090A JPH0341822A JP H0341822 A JPH0341822 A JP H0341822A JP 2161490 A JP2161490 A JP 2161490A JP 16149090 A JP16149090 A JP 16149090A JP H0341822 A JPH0341822 A JP H0341822A
- Authority
- JP
- Japan
- Prior art keywords
- switching means
- voltage
- logic
- input
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 claims description 27
- 230000008878 coupling Effects 0.000 claims description 15
- 238000010168 coupling process Methods 0.000 claims description 15
- 238000005859 coupling reaction Methods 0.000 claims description 15
- 230000000630 rising effect Effects 0.000 claims description 8
- 230000003287 optical effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 101150073536 FET3 gene Proteins 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000011176 pooling Methods 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関するものであシ、とくにホットク
ロックｍ理ゲートに関するものである。
ロックｍ理ゲートに関するものである。
「ホットクロック」（すなわち、電力がクロック信号に
よう供給される）論理ゲートはクロック信号の立上シ縁
部にシいてプール−理演昇を超高周波で行う。発明者が
知っている関連技術はノア機能だけを行うホットクロッ
ク−理全＠む。
よう供給される）論理ゲートはクロック信号の立上シ縁
部にシいてプール−理演昇を超高周波で行う。発明者が
知っている関連技術はノア機能だけを行うホットクロッ
ク−理全＠む。
本発明はクロックスイッチングの立上り縁部において、
２ギガヘルツ（ＧＨ２）ｉでの周波数範囲に対して高速
で複雑なプール演算（ノア機能だけでなく）を行うとい
う利点を提供するものである。
２ギガヘルツ（ＧＨ２）ｉでの周波数範囲に対して高速
で複雑なプール演算（ノア機能だけでなく）を行うとい
う利点を提供するものである。
本発明の回路は電気回路はもちろんのこと、光回路とす
ることもできる。本発明は非常に高い機能性（すなわち
、樹木論理発展）を有し、パイプラインアーキテクチャ
に対して理想的であり、簡単にしたタイミングを有する
という利点を持つ。
ることもできる。本発明は非常に高い機能性（すなわち
、樹木論理発展）を有し、パイプラインアーキテクチャ
に対して理想的であり、簡単にしたタイミングを有する
という利点を持つ。
第１図はＡＣ＋ＢＤのプール演算のためのホットクロッ
ク論理１０を示す。ＦＥＴ １２と１６が直列に接続さ
れる。すなわち、ＦＥＴ１２ のソースがＦＥＴ１６
のドレインへ接続される。論理入力ＡとＣがＦＥＴ１２
と１６のゲートへそれぞれ接続サレる。ＦＥＴ１２のド
レインに釦ける入力ＡとＣの結果としての論理ナンド論
理関数Ａ−ＣがＦＥＴ２０のゲートへ入力される。同様
に入力ＢとＤがＦＥＴ １４と１８へそれぞれ入力され
、その結果として論理ナンド関数出力Ｂ・ＤがＦＥＴ
１４のドレインに生じ、ＦＥＴ２０ のゲートへ加え
られる。しかし、ブートストラップされている回路点２
２にＦＥＴ １２と １４のドレインが一緒に接続され
ているため゛に、出力Ａ＠ＣとＢ−Ｄがノア論理機能に
よってアンド論理機能の結果（Ａ−Ｃ）・（Ｂ−Ｄ）が
ＦＥＴ ２０のゲートに得られる。ドモルガン（ＤｅＭ
ｏｒｇａｎ） の理論により、その結果はＡ−Ｃ＋
ｌ５−Ｄに等しい。
ク論理１０を示す。ＦＥＴ １２と１６が直列に接続さ
れる。すなわち、ＦＥＴ１２ のソースがＦＥＴ１６
のドレインへ接続される。論理入力ＡとＣがＦＥＴ１２
と１６のゲートへそれぞれ接続サレる。ＦＥＴ１２のド
レインに釦ける入力ＡとＣの結果としての論理ナンド論
理関数Ａ−ＣがＦＥＴ２０のゲートへ入力される。同様
に入力ＢとＤがＦＥＴ １４と１８へそれぞれ入力され
、その結果として論理ナンド関数出力Ｂ・ＤがＦＥＴ
１４のドレインに生じ、ＦＥＴ２０ のゲートへ加え
られる。しかし、ブートストラップされている回路点２
２にＦＥＴ １２と １４のドレインが一緒に接続され
ているため゛に、出力Ａ＠ＣとＢ−Ｄがノア論理機能に
よってアンド論理機能の結果（Ａ−Ｃ）・（Ｂ−Ｄ）が
ＦＥＴ ２０のゲートに得られる。ドモルガン（ＤｅＭ
ｏｒｇａｎ） の理論により、その結果はＡ−Ｃ＋
ｌ５−Ｄに等しい。
ホットクロック動作の原理は回路点２２における電位の
、クロック信号の立上り縁部によるブートストラップ作
用を基にしている。ブートストラップ作用は、ＦＥＴ２
Ｇのゲートとドレインの間の寄生容量と、外部容欺６８
とにようひき起される。回路点２２の電位がＦＥＴ１２
．１４．１６會たは１８によシ接地されないと、入力電
圧（回路点２２）が上昇した時にソースホロワＦＥＴ２
０はターンオンできる（出力３８が高い状態になる一波
形３７）。少くともＦＥＴ１２と１６唾たは１４と１８
が導通していると、ＦＥＴ２Ｇのゲート（回路点２２）
がアースにクランプされる。そうするとプートストラッ
プ作用が行われなくされて、ＦＥＴ２０は非導通状態ｔ
−保つ。そうすると出力回路点２４がＦＥＴ２８１ｆＣ
よ、）Ｖｓｓ ｔたは他の基準電圧にされる。第１図乃
至第５図の容［８２，９１，９３，９５，９７，１０１
，１０２が容量６８と同様にブートストラップ作用に寄
与する。
、クロック信号の立上り縁部によるブートストラップ作
用を基にしている。ブートストラップ作用は、ＦＥＴ２
Ｇのゲートとドレインの間の寄生容量と、外部容欺６８
とにようひき起される。回路点２２の電位がＦＥＴ１２
．１４．１６會たは１８によシ接地されないと、入力電
圧（回路点２２）が上昇した時にソースホロワＦＥＴ２
０はターンオンできる（出力３８が高い状態になる一波
形３７）。少くともＦＥＴ１２と１６唾たは１４と１８
が導通していると、ＦＥＴ２Ｇのゲート（回路点２２）
がアースにクランプされる。そうするとプートストラッ
プ作用が行われなくされて、ＦＥＴ２０は非導通状態ｔ
−保つ。そうすると出力回路点２４がＦＥＴ２８１ｆＣ
よ、）Ｖｓｓ ｔたは他の基準電圧にされる。第１図乃
至第５図の容［８２，９１，９３，９５，９７，１０１
，１０２が容量６８と同様にブートストラップ作用に寄
与する。
第１図の回路１１は、入力信号Ｅ％Ｆ、Ｇ、Ｈについて
のプール演算（Ｅ＋Ｆ）−Ｇ＋Ｈｔ−行うための別の構
成を示す。入力信号Ｅ、 ｌ’、 Ｇ、 ＨはＦＥＴ１
３．１５．１７．１９のゲートへのそれぞれの個々の入
力である。回路点２３はＦＥＴ２０のゲートへ接続でき
る。回路１１がトランジスタ２０のゲートへ接続される
とすると、Ｉ第１図の回路点３８に演算結果出力（Ｅ＋
Ｆ）・（Ｇ＋Ｈ）が生ずる。
のプール演算（Ｅ＋Ｆ）−Ｇ＋Ｈｔ−行うための別の構
成を示す。入力信号Ｅ、 ｌ’、 Ｇ、 ＨはＦＥＴ１
３．１５．１７．１９のゲートへのそれぞれの個々の入
力である。回路点２３はＦＥＴ２０のゲートへ接続でき
る。回路１１がトランジスタ２０のゲートへ接続される
とすると、Ｉ第１図の回路点３８に演算結果出力（Ｅ＋
Ｆ）・（Ｇ＋Ｈ）が生ずる。
ＦＥＴ２０のドレインはφｌクロックへ接続され、それ
によシ、回路点２４において抵抗２６とＦＥＴ２８を含
むソースホロワとしてそれの出力をパルス状にする。抵
抗２６の代シにＦＥＴ４８に類似するＦＥＴを使用でき
る。ＦＥＴ４Ｂの接続が第３図に示されている。
によシ、回路点２４において抵抗２６とＦＥＴ２８を含
むソースホロワとしてそれの出力をパルス状にする。抵
抗２６の代シにＦＥＴ４８に類似するＦＥＴを使用でき
る。ＦＥＴ４Ｂの接続が第３図に示されている。
回路点２４のパルス状出力がＦＥＴ３０のゲートへ接続
される。ＦＥＴ３Ｑのドレインに３ける出力はＦＥＴ
３０ のゲートにおける出力が反転されたものである
、すなわち、Ａ＠Ｃ＋Ｂ−Ｄである。
される。ＦＥＴ３Ｑのドレインに３ける出力はＦＥＴ
３０ のゲートにおける出力が反転されたものである
、すなわち、Ａ＠Ｃ＋Ｂ−Ｄである。
その出力はＦＥＴ３２のゲートへ供給される。ＦＥＴ３
２は直列接続された抵抗３４とＦＥＴ３６で構成された
ソースホロワとして機能する。回路点３８にはＦＥＴ３
２のゲートにおける信号の反転されない信号が出力とし
て現われる。抵抗３４０代りにＦＥＴ ４８に類似する
ＦＥＴを使用できる。ＦＥＴ ４ Ｂ の接続がｉ２図
に示されている。回路点３８に現われる出力も、２個の
クロックφ１とφ２が重畳したパルス状出力である。そ
のパルス状出力はクロックパルスφｌ とφ２の′Ｍ畳
する領域にある。クロックの周期は約６００ピコ秒にで
きる。
２は直列接続された抵抗３４とＦＥＴ３６で構成された
ソースホロワとして機能する。回路点３８にはＦＥＴ３
２のゲートにおける信号の反転されない信号が出力とし
て現われる。抵抗３４０代りにＦＥＴ ４８に類似する
ＦＥＴを使用できる。ＦＥＴ ４ Ｂ の接続がｉ２図
に示されている。回路点３８に現われる出力も、２個の
クロックφ１とφ２が重畳したパルス状出力である。そ
のパルス状出力はクロックパルスφｌ とφ２の′Ｍ畳
する領域にある。クロックの周期は約６００ピコ秒にで
きる。
論理出力が高い（ｒｌＪ）の時に回路点３８に信号３７
が生ずる。論理出力が低い（ｒＯＪ）時に回路点３８に
信号３９が生ずる。ＶＳＳ は典型的には−０，５ボル
トであって、クロック信号の振幅の範囲は−０，５〜＋
１．５ボルトである。信号３７は典型的には一〇。５ボ
ルトからＯボルトよジ少し高い値１で変化し、信号３Ｓ
は−０，５ボルトから−０，２５ボルトまで変化する。
が生ずる。論理出力が低い（ｒＯＪ）時に回路点３８に
信号３９が生ずる。ＶＳＳ は典型的には−０，５ボル
トであって、クロック信号の振幅の範囲は−０，５〜＋
１．５ボルトである。信号３７は典型的には一〇。５ボ
ルトからＯボルトよジ少し高い値１で変化し、信号３Ｓ
は−０，５ボルトから−０，２５ボルトまで変化する。
入力バッファ回路４０が第２図に示されている。
第２図のＦＥＴ３０ は第１図のＦＥＴ ３０ に対
応する。ＦＥＴ４ＢはＦＥＴ３Ｇに直列接続され、そこ
へφｌクロック信号が帰還される。ＦＥＴ４６のドレイ
ンがＦＥＴ３２のゲートへ接続される。このＦＥＴ３２
は第１図のＦＥＴ３２ に対応する。
応する。ＦＥＴ４ＢはＦＥＴ３Ｇに直列接続され、そこ
へφｌクロック信号が帰還される。ＦＥＴ４６のドレイ
ンがＦＥＴ３２のゲートへ接続される。このＦＥＴ３２
は第１図のＦＥＴ３２ に対応する。
φ２クロック信号は回路点４７からＦＥＴ ４６へ帰還
される。そのφ１クロック信号はＦＥＴ４２を通じて回
路点４７へ供給される。ＦＥＴ４２ のゲートはソー
スへ接続される。回路点４７はＦＥＴ４４を介して接地
される。ＦＥＴ４４のゲートはソースへ接続される。Ｆ
ＥＴ４２のソースはＦＥＴ４４のドレインへ接続される
。ＦＥＴ４４ のゲートとソースが接地される、すなわ
ち、零基＃Ｉ電圧へ接続される。回路点３８に釦ける出
力は、ソースホロワとして実効的に動作するＦＥＴ３２
の出力である。回路点３８は、第１図の抵抗３４に対応
するＦＥＴ ４８ と、Ｗ、１図のＦＥＴ３６に対応
するＦＥＴ ３６ との間にある。第２図において、
ＦＥＴ４８のゲートがそれのドレインへ接続され、ＦＥ
Ｔ３６のゲートがそれのソースへ接続される。第２図の
入力バッファ４０がＦＥＴ Ｊ ６ へ帰還して、許さ
れない出力の移行を阻止する（すなわち、前縁部がトリ
ガされない出力）。
される。そのφ１クロック信号はＦＥＴ４２を通じて回
路点４７へ供給される。ＦＥＴ４２ のゲートはソー
スへ接続される。回路点４７はＦＥＴ４４を介して接地
される。ＦＥＴ４４のゲートはソースへ接続される。Ｆ
ＥＴ４２のソースはＦＥＴ４４のドレインへ接続される
。ＦＥＴ４４ のゲートとソースが接地される、すなわ
ち、零基＃Ｉ電圧へ接続される。回路点３８に釦ける出
力は、ソースホロワとして実効的に動作するＦＥＴ３２
の出力である。回路点３８は、第１図の抵抗３４に対応
するＦＥＴ ４８ と、Ｗ、１図のＦＥＴ３６に対応
するＦＥＴ ３６ との間にある。第２図において、
ＦＥＴ４８のゲートがそれのドレインへ接続され、ＦＥ
Ｔ３６のゲートがそれのソースへ接続される。第２図の
入力バッファ４０がＦＥＴ Ｊ ６ へ帰還して、許さ
れない出力の移行を阻止する（すなわち、前縁部がトリ
ガされない出力）。
第３図の非反転バッファ５０がインバートと一緒に、φ
！クロックによう駆動されるドミノ論理からデータとデ
ータ信号を発生できる。ＦＥＴ３０は第１図と第２図に
おけるＦＥＴ３０に対応する。
！クロックによう駆動されるドミノ論理からデータとデ
ータ信号を発生できる。ＦＥＴ３０は第１図と第２図に
おけるＦＥＴ３０に対応する。
ＦＥＴ３０は第１図および第２図のＦＥＴ３０に対応す
る。φｌクロックによシパルス制御される回路点２４か
らの論理出力信号がＦＥＴ ３０のゲートへ加えられる
。第１図１よび第２図のＦＥＴ３２に対応するＦＥＴ３
２へ反転された出力が加えられる。ＦＥＴ３２の出力は
ソースホロワの出力と同様であって、回路点３８に加え
られる。ＦＥＴ４８と３６はＦＥＴ ３２のソースから
の出力をＶｓｓにする分圧器として機能する。ＦＥＴ
４８は第２図のＦＥＴ４８と第１図の抵抗３４に対応す
る。回路点３８にはＦＥＴ３０のゲートにおける信号が
反転されたものが現われる。１０路点３８はＦＥＴ５２
のゲートへ接続される。このＦＥＴ５２は回路点５６
に釦ける信号を反転させる。したがって、ＦＥＴ３Ｇの
ゲートにおける入力信号は回路点５６においては反転さ
れていない。ゲートとソースが一緒に接続されているＦ
ＥＴ５４はＦＥＴ ５２ のドレインとφ１ りａツ
クの間の能動抵抗素子である。回路５０においてはクロ
ック信号の前縁部にシいてのみ情報の転送が行われる。
る。φｌクロックによシパルス制御される回路点２４か
らの論理出力信号がＦＥＴ ３０のゲートへ加えられる
。第１図１よび第２図のＦＥＴ３２に対応するＦＥＴ３
２へ反転された出力が加えられる。ＦＥＴ３２の出力は
ソースホロワの出力と同様であって、回路点３８に加え
られる。ＦＥＴ４８と３６はＦＥＴ ３２のソースから
の出力をＶｓｓにする分圧器として機能する。ＦＥＴ
４８は第２図のＦＥＴ４８と第１図の抵抗３４に対応す
る。回路点３８にはＦＥＴ３０のゲートにおける信号が
反転されたものが現われる。１０路点３８はＦＥＴ５２
のゲートへ接続される。このＦＥＴ５２は回路点５６
に釦ける信号を反転させる。したがって、ＦＥＴ３Ｇの
ゲートにおける入力信号は回路点５６においては反転さ
れていない。ゲートとソースが一緒に接続されているＦ
ＥＴ５４はＦＥＴ ５２ のドレインとφ１ りａツ
クの間の能動抵抗素子である。回路５０においてはクロ
ック信号の前縁部にシいてのみ情報の転送が行われる。
第４図は本発明のホットクロック論理の複雑な回路への
応用を示す。加減算器５８が信号ＭとＮに対してホック
クロック論理で実現される。加算によろけた上げに、ｌ
と、減算によろけた下げに１とが回路６２においてそ
れぞれＫ ＋Ｉおよびに一’として発生される。Ｋｌと
に２は入力を有する。
応用を示す。加減算器５８が信号ＭとＮに対してホック
クロック論理で実現される。加算によろけた上げに、ｌ
と、減算によろけた下げに１とが回路６２においてそ
れぞれＫ ＋Ｉおよびに一’として発生される。Ｋｌと
に２は入力を有する。
それらの入力は入力Ｋ ＩＪと恥′ に対して反転させ
られる。入力Ｍ゛とＮ′は信号ＭとＮがそれぞれ反転さ
れたものである。ＶとＶ′はそれぞれイネイブル入力と
ディスエイプル入力である。回路５０と６０は回路５８
と６２に対する入力Ｍ、Ｋ。
られる。入力Ｍ゛とＮ′は信号ＭとＮがそれぞれ反転さ
れたものである。ＶとＶ′はそれぞれイネイブル入力と
ディスエイプル入力である。回路５０と６０は回路５８
と６２に対する入力Ｍ、Ｋ。
■の反転されないものと、反転されたものに対してそれ
ぞれ用いることができる。第４図の回路５Ｇが第３図に
示され、これについては既に説明した。
ぞれ用いることができる。第４図の回路５Ｇが第３図に
示され、これについては既に説明した。
回路６０は回路５０の初段である。
第５図は変調ドープＦＥＴ（ＭＯＤＦＥＴ）技術を実現
する本発明の回路７０を示す。論理信号をＦＥＴ７２の
ゲートへ入力できる。ＦＥＴ７２のソースは零基準電圧
へ接続され、ドレインがＦＥＴ ７４ のゲートへ接続
される。ホットクロック論理演算の原理が、φ、クロッ
クの立上り縁部による回路点９０に＆ける電位のブート
ストップ操作で行われる。そのブートストラップ操作は
、ＦＥＴ７４のゲートとドレインの間の寄生容量と、付
加容′７６８とによシ行われる。ＦＥＴ７２のゲートに
おける論理信号は回路点ＳＧにおいて反転され、ドレイ
ンがφｌクロックへ接続され、ソースがＦＥＴγ６と７
８を含む電流制御回路へ接続されているＦＥＴ７４がソ
ースホロワとして動作するために、その−理信号は回路
点９２において反転された１まである。ＦＥＴ７６のド
レインは回路点９２へ接続され、ソースが零基準電圧へ
接続される。ＦＥＴ ７８のドレインがＦＥＴ７６のゲ
ートへ接続され、ソースが第２のクロックφ２へ接続さ
れ、ゲートは開放される。回路点９２はＦＥＴ８０のゲ
ートへ接続される。ＦＥＴ ８０のドレインがＦＥＴ８
４のゲートへ接続され、ソースが零基準電圧へ接続され
る。コンデンサ８２がＦＥＴ ８４のゲートとドレイン
の間に接続される。ＦＥＴ ８４ のドレインは第２の
クロックφ２へ接続される。ＦＥＴ８４のゲートに訃け
る論理信号は回路点９２における信号が反転されたもの
である。ＦＥＴ ８４がソースホロフとして機能するか
ら、ＦＥＴ８４ のゲートにおける侶号はＦＥＴ ８
４ によシ反転されず、出力回路点９４における信号
は、ＦＥＴ７２のゲートにおける入力信号の反転されな
い、ホットクロック版である。ＦＥＴ８４のソースは、
ＦＥＴ８６と８８を有する電流制御回路へ接続される。
する本発明の回路７０を示す。論理信号をＦＥＴ７２の
ゲートへ入力できる。ＦＥＴ７２のソースは零基準電圧
へ接続され、ドレインがＦＥＴ ７４ のゲートへ接続
される。ホットクロック論理演算の原理が、φ、クロッ
クの立上り縁部による回路点９０に＆ける電位のブート
ストップ操作で行われる。そのブートストラップ操作は
、ＦＥＴ７４のゲートとドレインの間の寄生容量と、付
加容′７６８とによシ行われる。ＦＥＴ７２のゲートに
おける論理信号は回路点ＳＧにおいて反転され、ドレイ
ンがφｌクロックへ接続され、ソースがＦＥＴγ６と７
８を含む電流制御回路へ接続されているＦＥＴ７４がソ
ースホロワとして動作するために、その−理信号は回路
点９２において反転された１まである。ＦＥＴ７６のド
レインは回路点９２へ接続され、ソースが零基準電圧へ
接続される。ＦＥＴ ７８のドレインがＦＥＴ７６のゲ
ートへ接続され、ソースが第２のクロックφ２へ接続さ
れ、ゲートは開放される。回路点９２はＦＥＴ８０のゲ
ートへ接続される。ＦＥＴ ８０のドレインがＦＥＴ８
４のゲートへ接続され、ソースが零基準電圧へ接続され
る。コンデンサ８２がＦＥＴ ８４のゲートとドレイン
の間に接続される。ＦＥＴ ８４ のドレインは第２の
クロックφ２へ接続される。ＦＥＴ８４のゲートに訃け
る論理信号は回路点９２における信号が反転されたもの
である。ＦＥＴ ８４がソースホロフとして機能するか
ら、ＦＥＴ８４ のゲートにおける侶号はＦＥＴ ８
４ によシ反転されず、出力回路点９４における信号
は、ＦＥＴ７２のゲートにおける入力信号の反転されな
い、ホットクロック版である。ＦＥＴ８４のソースは、
ＦＥＴ８６と８８を有する電流制御回路へ接続される。
ＦＥＴ ８４のソースはＦＥＴ ８６のドレインへ接続
される。ＦＥＴ８６ のソースは零基準電圧へ接続さ
れ、ＦＥＴ８８のドレインはＦＥＴ８６のゲートへ接続
される。ＦＥＴ８Ｂのソースは第１のクロックφｌへ接
続され、ゲートは開放された１１である。
される。ＦＥＴ８６ のソースは零基準電圧へ接続さ
れ、ＦＥＴ８８のドレインはＦＥＴ８６のゲートへ接続
される。ＦＥＴ８Ｂのソースは第１のクロックφｌへ接
続され、ゲートは開放された１１である。
以上説明し、特許請求の範囲の項で特許請求される第１
〜５図の全ての回路は、各種の媒体と基板を含む、光回
路、電気回路およびその他の種類の回路で実現できる。
〜５図の全ての回路は、各種の媒体と基板を含む、光回
路、電気回路およびその他の種類の回路で実現できる。
第１図は本発明の応用を示す回路図、第２図は入カバツ
７アの回路図、第３図は特殊なインバータを有する本発
明の回路図、第４図はホットクロック論理で実現される
、けた上げ回路を有する加減算器の回路図、第５図は変
調ドープＦＥＴ技術にとくに応用できる本発明の回路図
である。 １０・・・・ホットクロック論理、１２，１４゜１６．
１８，２０．３０．３２．４６・・・・スイッチング手
段、２６，４２．４８・・・・電圧移行手段、２８．３
０．３６．４４・・・・電流制御手段、６８．９１・・
・・結合手段。
７アの回路図、第３図は特殊なインバータを有する本発
明の回路図、第４図はホットクロック論理で実現される
、けた上げ回路を有する加減算器の回路図、第５図は変
調ドープＦＥＴ技術にとくに応用できる本発明の回路図
である。 １０・・・・ホットクロック論理、１２，１４゜１６．
１８，２０．３０．３２．４６・・・・スイッチング手
段、２６，４２．４８・・・・電圧移行手段、２８．３
０．３６．４４・・・・電流制御手段、６８．９１・・
・・結合手段。
Claims (4)
- （１）クロック信号からの電力だけで機能し、クロック
信号の立上り縁部において論理演算を行う超高周波ホッ
トクロック論理回路において、第１の論理入力を受ける
ための第１のスイッチング手段と、 この第１のスイッチング手段へ接続され、第２の論理入
力を受ける第２のスイッチング手段と、前記第１のスイ
ッチング手段と第１の基準へ接続され、第３の論理入力
を受ける第３のスイッチング手段と、 前記第２のスイッチング手段と前記第３のスイッチング
手段および前記第１の基準へ接続され、第４の論理入力
を受ける第４のスイッチング手段と、 前記第１の論理入力と、前記第２の論理入力と、前記第
３の論理入力と、前記第４の論理入力との論理機能結果
を受けるために前記第１のスイッチング手段と前記第２
のスイッチング手段へ接続される入力端子を有し、第１
のクロック信号源へ接続される第５のスイッチング手段
と、 この第５のスイッチング手段へ接続され、前記第５のス
イッチング手段の入力端子と第１のクロック信号源の間
で信号を結合する第１の結合手段と、 前記第５のスイッチング手段へ接続され、電圧レベルを
移行させる第１の電圧移行手段と、この第１の電圧移行
手段と第２の基準へ接続され、電流の流れを制御する第
１の電流制御手段と、前記第１の電圧移行手段と第１の
電流制御手段へ接続される第１の出力端子と、 を備えることを特徴とする超高周波ホットクロック論理
回路。 - （２）クロック信号からの電力だけで機能し、クロック
信号の立上り縁部において論理演算を行う超高周波ホッ
トクロック論理回路において、第１の論理入力を受ける
ための第１のスイッチング手段と、 この第１のスイッチング手段へ接続され、第２の論理入
力を受ける第２のスイッチング手段と、前記第１のスイ
ッチング手段と第１の基準へ接続され、第３の論理入力
を受ける第３のスイッチング手段と、 前記第２のスイッチング手段と前記第３のスイッチング
手段および前記第１の基準へ接続され、第４の論理信号
を受ける第４のスイッチング手段と、 前記第１の論理入力と、前記第２の論理入力と、前記第
３の論理入力と、前記第４の論理入力との論理機能結果
を受けるために前記第１のスイッチング手段と前記第２
のスイッチング手段へ接続される入力端子を有し、第１
のクロック信号源へ接続される第５のスイッチング手段
と、 この第５のスイッチング手段へ接続され、前記第５のス
イッチング手段の入力端子と第１のクロック信号源の間
で信号を結合する第１の結合手段と、 前記第５のスイッチング手段へ接続され、電圧レベルを
移行させる第１の電圧移行手段と、この第１の電圧移行
手段と第２の基準へ接続され、電流の流れを制御する第
１の電流制御手段と、前記第１の電圧移行手段と第１の
電流制御手段へ接続される第１の出力端子と、 前記第１の基準へ接続され、前記第１の出力端子へ接続
される入力端子を有し、前記第１の出力端子からの信号
を反転させる第６のスイッチング手段と、 第２の論理信号源へ接続され、信号を強める第７のスイ
ッチング手段と、 この第７のスイッチング手段へ接続され、前記第７のス
イッチング手段内の信号を結合する第２の結合手段と、 前記第６のスイッチング手段と前記第７のスイッチング
手段の間に接続され、帰還信号を前記第７のスイッチン
グ手段へ供給する第８のスイッチング手段と、 前記第２のクロック源と前記第８のスイッチング手段へ
接続され、電圧レベルを移行させる第２の電圧移行手段
と、 前記第２の電圧移行手段と、前記第１の基準と、前記第
８のスイッチング手段とへ接続され、電流の流れを制御
する第２の電流手段と、 前記第７のスイッチング手段へ接続され、電圧レベルを
移行する第３の電圧移行手段と、この第３の電圧移行手
段と第３の電圧基準へ接続され、電流の流れを制御する
第３の電流制御手段と、 前記第３の電圧移行手段と前記第３の電流制御手段へ接
続される第２の出力端子と、 を備えることを特徴とする超高周波ホットクロック論理
回路。 - （３）クロック信号からの電力だけで機能し、クロック
信号の立上り縁部において論理演算を行う超高周波ホッ
トクロック論理回路において、入力信号を受けるための
第１の入力手段と、この入力手段と第１の電圧基準へ接
続され、入力信号を反転させる第１のスイッチング手段
と、前記第１のクロック信号源へ接続され、かつ前記第
１のスイッチング手段へ接続される入力端子を有し、信
号を強める第２のスイッチング手段と、前記第７のスイ
ッチング手段へ接続され、前記第２のスイッチング手段
の入力端子と前記第１のクロック信号源の間で信号を供
給する第１の結合手段と、 前記第２のスイッチング手段へ接続され、電圧レベルを
移行させる第１の電圧移行手段と、この第１の電圧移行
手段と第２の電圧基準へ接続され、電流の流れを制御す
る第１の電流制御手段と、 前記第１の電圧移行手段と第１の電流制御手段へ接続さ
れる第１の出力端子と、 前記第２の基準へ接続され、前記第１の出力端子へ接続
される入力端子を有し、信号を反転させる第３のスイッ
チング手段と、 この第３のスイッチング手段と前記第１のクロック信号
源へ接続され、電圧レベルを移行させる第２の電圧移行
手段と、 前記第３のスイッチング手段と前記第２の電圧レベル移
行手段へ接続され、前記第２の電圧移行手段からの信号
を前記第３のスイッチング手段へ結合する第２の結合手
段と、 前記第３のスイッチング手段と前記第２の電圧移行手段
へ接続される第２の出力端子と、を備えることを特徴と
する超高周波ホットクロック論理回路。 - （４）クロック信号からの電力だけで機能し、クロック
信号の立上り縁部において論理演算を行う超高周波ホッ
トクロック論理回路において、入力信号を受けるための
第１の入力手段と、この入力手段と第１の電圧基準へ接
続され、入力信号を反転させる第１のスイッチング手段
と、前記第１のクロック信号源と第１のクロック信号源
へ接続され、第１のスイッチング手段からの信号を強め
る第２のスイッチング手段と、 この第２のスイッチング手段へ接続され、第１のクロッ
ク信号前記第２のスイッチング手段へ結合する第１の結
合手段と、 前記第２のスイッチング手段へ接続され、信号を相互に
接続する第１の回路点手段と、 第２のクロック信号源へ第２のクロック信号を受ける第
３のスイッチング手段と、 前記第１の電圧移行手段と第１の電流制御手段へ接続さ
れる第１の出力端子と、 前記第２の基準へ接続され、前記第１の出力端子へ接続
される入力端子を有し、信号を反転させる第３のスイッ
チング手段と、 この第３のスイッチング手段と前記第１のクロック信号
源へ接続され、電圧レベルを移行させる第２の電圧移行
手段と、 前記第３のスイッチング手段と前記第２の電圧レベル移
行手段へ接続され、前記第２の電圧移行手段からの信号
を前記第３のスイッチング手段へ結合する第２の結合手
段と、 前記第２の回路点手段と、第１の電圧基準と、前記第３
のスイッチング手段とへ接続され、第２のクロック信号
を前記第１の回路点手段へ運ぶ第４のスイッチング手段
と、 前記第１の回路点手段と、第１の電圧基準とへ接続され
、前記第１の回路点手段における信号を反転させる第５
のスイッチング手段と、 この第５のスイッチング手段と第２のクロック信号源へ
接続され、前記第５のスイッチング手段からの信号を反
転させる第６のスイッチング手段と、 この第６のスイッチング手段へ接続され、出力信号を運
ぶ第２の回路点手段と、 第１のクロック信号源へ接続され、第１のクロック信号
を受ける第７のスイッチング手段と、前記第２の回路点
手段と、前記第７のスイッチング手段と、第１の基準電
圧とへ接続され、第１のクロック信号を前記第２の回路
点手段へ運ぶ第８のスイッチング手段と、 を備えることを特徴とする超高周波ホットクロック論理
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/374,196 US4996454A (en) | 1989-06-30 | 1989-06-30 | Hot clock complex logic |
| US374,196 | 1989-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341822A true JPH0341822A (ja) | 1991-02-22 |
Family
ID=23475736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161490A Pending JPH0341822A (ja) | 1989-06-30 | 1990-06-21 | 超高周波ホツトクロツク論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4996454A (ja) |
| EP (1) | EP0405431A3 (ja) |
| JP (1) | JPH0341822A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994002993A1 (en) * | 1992-07-17 | 1994-02-03 | Massachusetts Institute Of Technology | Recovered energy logic circuits |
| CA2151850A1 (en) * | 1994-07-18 | 1996-01-19 | Thaddeus John Gabara | Hot-clock adiabatic gate using multiple clock signals with different phases |
| PL2176061T3 (pl) * | 2007-07-18 | 2014-09-30 | E3Bioenergy Llc | Intensywne zagęszczanie biomasy i innych materiałów zawierających węgiel z uzyskaniem paliw o wysokiej zawartości energii |
| US9041452B2 (en) * | 2010-01-27 | 2015-05-26 | Silicon Laboratories Inc. | Circuit and method of clocking multiple digital circuits in multiple phases |
| US9755645B1 (en) * | 2015-12-11 | 2017-09-05 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | Current source logic gate |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3708688A (en) * | 1971-06-15 | 1973-01-02 | Ibm | Circuit for eliminating spurious outputs due to interelectrode capacitance in driver igfet circuits |
| US3866186A (en) * | 1972-05-16 | 1975-02-11 | Tokyo Shibaura Electric Co | Logic circuit arrangement employing insulated gate field effect transistors |
| DE2443490A1 (de) * | 1974-09-11 | 1976-03-25 | Siemens Ag | Schalter aus mos-transistoren |
| US4562365A (en) * | 1983-01-06 | 1985-12-31 | Commodore Business Machines Inc. | Clocked self booting logical "EXCLUSIVE OR" circuit |
| US4570085A (en) * | 1983-01-17 | 1986-02-11 | Commodore Business Machines Inc. | Self booting logical AND circuit |
| US4599528A (en) * | 1983-01-17 | 1986-07-08 | Commodore Business Machines Inc. | Self booting logical or circuit |
-
1989
- 1989-06-30 US US07/374,196 patent/US4996454A/en not_active Expired - Fee Related
-
1990
- 1990-06-21 JP JP2161490A patent/JPH0341822A/ja active Pending
- 1990-06-26 EP EP19900112097 patent/EP0405431A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0405431A2 (en) | 1991-01-02 |
| US4996454A (en) | 1991-02-26 |
| EP0405431A3 (en) | 1991-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6188260B1 (en) | Master-slave flip-flop and method | |
| KR100294997B1 (ko) | 스태틱다이나믹논리회로 | |
| JPS6236913A (ja) | Ｃｍｏｓ ｄ形フリツプフロツプ回路 | |
| JPH035692B2 (ja) | ||
| US3927334A (en) | MOSFET bistrap buffer | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US4472645A (en) | Clock circuit for generating non-overlapping pulses | |
| JPH0341822A (ja) | 超高周波ホツトクロツク論理回路 | |
| US3708688A (en) | Circuit for eliminating spurious outputs due to interelectrode capacitance in driver igfet circuits | |
| KR940010532A (ko) | 인터페이스회로 | |
| US5982198A (en) | Free inverter circuit | |
| JPH01261923A (ja) | 出力回路 | |
| US6307416B1 (en) | Integrated circuit for producing two output clock signals at levels which do not overlap in time | |
| JP3524880B2 (ja) | 低スキュー信号発生回路 | |
| JPS5997222A (ja) | クロツクパルス発生回路 | |
| JPH0380711A (ja) | 半導体レベル変換装置 | |
| KR100218333B1 (ko) | 부트-스트랩프 회로 | |
| KR100290892B1 (ko) | 씨모스전압레벨쉬프트회로 | |
| US5048016A (en) | Circuit configuration for increasing the output voltage of an electronic switching stage | |
| JPH02186826A (ja) | レベルシフタ | |
| JPH038125B2 (ja) | ||
| KR200290049Y1 (ko) | 반도체소자의마스터슬레이브래치 | |
| JPH0653799A (ja) | 半導体装置 | |
| JPS5911996B2 (ja) | ゲ−ト回路 | |
| SU1598160A1 (ru) | Трехзначный элемент |