KR200290049Y1 - 반도체소자의마스터슬레이브래치 - Google Patents

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Abstract

본 고안은 트라이 스테이트 인버터의 모스 트랜지스터의 수를 줄여 칩의 크기를 감소시키기 위한 반도체 소자의 마스터 슬레이브 래치에 관한 것으로서, 마스터 및 슬레이브 인에이블 신호에 의해 마스터 및 슬레이브 입력신호를 각각 반전시키기 위한 제 1 및 제 2 트라이 스테이트 인버터와, 제 1 및 제 2 트라이 스테이트 인버터에 의해 반전된 마스터 및 슬레이브 입력신호를 각각 래치시키기 위한 래치수단과, 인에이블신호에 의해 래치수단으로부터 각각 출력된 반전 마스터 및 슬레이브 입력신호를 각각 반전시켜 출력단을 통해 출력하기 위한 제 3 트라이 스테이트 인버터를 포함한다.

Description

반도체 소자의 마스터 슬레이브 래치{Master-slave latch in semiconductor device}
본 고안은 반도체 소자의 마스터 슬레이브 래치에 관한 것으로서, 보다 구체적으로 트라이 스테이트 인버터의 모스 트랜지스터의 수를 줄여 칩의 크기를 감소시키기 위한 반도체 소자의 마스터 슬레이브 래치에 관한 것이다.
일반적으로, 마스터 슬레이브는 두 개의 전원를 접속하여 한쪽을 마스터로 하고, 다른 한쪽을 슬레이브로하여 마스터가 슬레이브를 제어하도록 하는 것으로서, 다음과 같은 동작이 있다.
상보 추종형, 전압 제어 전원에서 부하에 따라 슬레이브 전압을 병렬로 접속하여 출력 전류를 증가시키기는 것, 전류 제어 전원에서 부하에 따라 슬레이브 전원을 직렬 접속하여 컴플라이언스 전압을 증가시키는 것등이 있다.
도 1을 참조하여 종래의 마스터 슬레이브 래치를 설명하면 다음과 같다.
도 1을 참조하면, 마스터 및 슬레이브 인에이블 신호(EN1, EN2)에 의해 마스터 및 슬레이브 입력신호(D1, D2)를 각각 반전시키기 위한 제 1 및 제 2 트라이 스테이트 인버터(TSIV1, TSIV2)와, 제 1 및 제 2 트라이 스테이트 인버터(TSIV1, TSIV2)에 의해 반전된 마스터 및 슬레이브 입력신호(D1, D2)를 각각 래치시키기 위한 제 1 래치수단(10)과, 인에이블신호(EN)에 의해 제 1 래치수단(10)으로부터 각각 출력된 반전 마스터 및 슬레이브 입력신호(D1, D2)를 각각 반전시키기 위한 트라이 스테이트 인버터(TSIV)와, 트라이 스테이트 인버터(TSIV)로부터 각각 출력된 마스터 및 슬레이브 입력신호(D1, D2)를 래치시켜 출력단(OUT)을 통해 출력시키기 위한 제 2 래치수단(20)을 포함한다.
제 1 래치수단(10)은 각각의 출력이 각각의 입력으로 궤환되는 제 1 및 제 2 인버터(IV11, IV12)로 구비된다.
제 2 래치수단(20)은 각각의 출력이 각각의 입력으로 궤환되는 제 3 및 제 4 인버터(IV21, IV22)로 구비된다.
상기와 같은 구조를 갖는 종래의 마스터 슬레이브 래치의 동작을 설명하면 다음과 같다.
슬레이브 인에이블신호(EN2)와 인에이블신호(EN)가 로우상태이고, 하이상태의 마스터 인에이블신호(EN1)를 제 1 트라이 스테이트 인버터(TSIV1)에 인가하면, 제 1 트라이 스테이트 인버터(TSIV1)는 마스터 입력신호(D1)를 반전시켜 제 1 래치수단(10)으로 출력하며, 이어 래치수단(10)은 입력된 반전 마스터 입력신호(D1)를 래치시킨 후 트라이 스테이트 인버터(TSIV)로 출력한다. 이때, 하이상태의 인에이블신호(EN)가 인가되어 트라이 스테이트 인버터(TSIV)는 입력된 반전 마스터 입력신호(D1)를 반전시켜 마스터 입력신호(D1)를 제 2 래치수단(20)으로 출력하고, 이어 제 2 래치수단(20)은 입력된 마스터 입력신호(D1)를 래치시킨 후 출력단(OUT)을 통해 출력하여 마스터 래치를 수행한다.
상기와 같이 마스터 래치 동작이 수행된 다음 로우상태의 마스터 인에이블신호(EN1)와 인에이블신호(EN)를 인가하고, 하이상태의 슬레이브 인에이블신호(EN2)를 제 2 트라이 스테이트 인버터(TSIV2)에 인가하면, 제 2 트라이 스테이트 인버터(TSIV2)는 슬레이브 입력신호(D2)를 반전시켜 제 1 래치수단(10)으로 출력하며, 이어 래치수단(10)은 입력된 반전 슬레이브 입력신호(D2)를 래치시킨 후 트라이 스테이트 인버터(TSIV)로 출력한다. 이때, 하이상태의 인에이블신호(EN)가 인가되어 트라이 스테이트 인버터(TSIV)는 입력된 반전 슬레이브 입력신호(D2)를 반전시켜 슬레이브 입력신호(D2)를 제 2 래치수단(20)으로 출력하고, 이어 제 2 래치수단(20)은 입력된 슬레이브 입력신호(D2)를 래치시킨 후 출력단(OUT)을 통해 출력하여 슬레이브 래치를 수행한다.
따라서, 상기와 같은 종래의 마스터 슬레이브 래치는 마스터 인에이블신호(EN1), 슬레이브 인에이블신호(EN2) 및 인에이블신호(EN)에 의해 상기와 같은 동작 과정을 수행하여 마스터 슬레이브 래치를 수행한다.
도 2를 참조하여 도 1의 트라이 스테이트 인버터(TSIV1, TSIV2, TSIV)의 구성 및 동작을 설명하면 다음과 같다.
도 2를 참조하면, 종래의 트라이 스테이트 인버터(TSIV)는 게이트에 입력신호(D)가 각각 인가되며, 전원전압과 접지 사이에 직렬접속된 제 1 PMOS 및 제 1 NMOS 트랜지스터(PM1, NM1)로 구성된 CMOS 인버터(30)와, 인버터(IV31)를 통해 반전된 인에이블신호(EN)가 게이트에 인가되며, 전원전압과 제 1 PMOS 트랜지스터(PM1) 사이에 접속된 제 2 PMOS 트랜지터(PMOS2)와, 인에이블신호(EN)가 게이트에 인가되며, 제 1 NMOS 트랜지스터(NM1)와 접지 사이에 접속된 제 2 NMOS 트랜지스터(NM2)를 포함한다.
상기와 같은 구조를 갖는 종래의 트라이 스테이트 인버터(TSIV)의 동작을 설명하면 다음과 같다.
하이상태의 인에이블신호(EN)가 인가되어 제 2 PMOS 및 제 2 NMOS 트랜지스터(PM2, NM2)가 각각 턴온된 상태에서, 로우상태의 입력신호(D)가 인가되면 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)가 턴온되어 전원전압이 출력단(OUT)을 통해 출력되며, 이와 반대로 하이상태의 입력신호(D)가 인가되면 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)가 턴온되어 접지전원이 출력단(OUT)을 통해 출력된다.
그리고, 종래의 제 1 및 제 2 트라이 스테이트 인버터(TSIV1, TSIV2)의 구성 및 동작도 도 2의 트라이 스테이트 인버터(TSIV)와 동일하다.
그러나, 상기와 같은 종래의 반도체 소자의 마스터 슬레이브 래치는 트라이 스테이트 인버터에 너무 많은 수의 모스 트랜지스터가 이용되어 레이아웃의 면적이 커져 칩의 크기가 커지는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 문제점을 해결하기 위한 것으로서, 트라이 스테이트 인버터의 모스 트랜지스터의 수와 인버터의 수를 줄여 레이아웃의 면적을 감소시키므로써, 칩의 크기를 감소시킬 수 있는 반도체 소자의 마스터 슬레이브 래치를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 마스터 슬레이브 래치의 회로도.
도 2는 도 1의 트라이 스테이트 인버터의 회로도.
도 3은 본 고안의 실시예에 따른 반도체 소자의 마스터 슬레이브 래치의 회로도.
도 4는 도 3의 트라이 스테이트 인버터의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
10, 20, 40: 래치수단 30, 50: CMOS 인버터
TSIV, TSIV1, TSIV2, TSIV10∼TSIV30: 트라이 스테이트 인버터
이와 같은 목적을 달성하기 위한 본 고안의 반도체 소자의 마스터 슬레이브 래치는, 마스터 및 슬레이브 인에이블 신호에 의해 마스터 및 슬레이브 입력신호를 각각 반전시키기 위한 제 1 및 제 2 트라이 스테이트 인버터와; 제 1 및 제 2 트라이 스테이트 인버터에 의해 반전된 마스터 및 슬레이브 입력신호를 각각 래치시키기 위한 래치수단과; 인에이블신호에 의해 래치수단으로부터 각각 출력된 반전 마스터 및 슬레이브 입력신호를 각각 반전시켜 출력단을 통해 출력하기 위한 제 3 트라이 스테이트 인버터를 포함한다.
본 고안의 실시예에 따른 반도체 소자의 마스터 슬레이브 래치에 있어서, 제 1내지 제 3 트라이 스테이트 인버터는 입력신호가 게이트에 각각 인가되며, 드레인이 공통접속되고, 인에이블신호 및 인버터에 의해 반전된 인에이블신호가 소오스에 각각 인가되는 PMOS 및 NMOS 트랜지스터로 구성된 CMOS 인버터를 구비한다.
이하, 도 3 및 도 4를 참조하여 본 고안의 바람직한 실시예를 설명하면 다음과 같다.
도 3을 참조하면, 본 고안의 반도체 소자의 마스터 슬레이브 래치는, 마스터 및 슬레이브 인에이블신호(EN10, EN20)에 의해 마스터 및 슬레이브 입력신호(D10, D20)를 각각 반전시키기 위한 제 1 및 제 2 트라이 스테이트 인버터(TSIV10, TSIV20)와, 제 1 및 제 2 트라이 스테이트 인버터(TSIV10, TSIV20)에 의해 반전된 마스터 및 슬레이브 입력신호(EN10, EN20)를 각각 래치시키기 위한 래치수단(40)과, 인에이블신호(EN30)에 의해 래치수단(40)으로부터 각각 출력된 반전 마스터 및 슬레이브 입력신호(D10, D20)를 각각 반전시켜 출력단(OUT)을 통해 출력하기 위한 제 3 트라이 스테이트 인버터(TSIV30)를 포함한다.
래치수단(40)은 각각의 출력이 각각의 입력으로 궤환되는 제 1 및 제 2 인버터(IV41, IV42)로 구비된다.
상기와 같은 구조를 갖는 본 고안의 실시예에 따른 마스터 슬레이브 래치의 동작을 설명하면 다음과 같다.
슬레이브 인에이블신호(EN20)와 인에이블신호(EN30)가 로우상태이고, 하이상태의 마스터 인에이블신호(EN10)를 제 1 트라이 스테이트 인버터(TSIV10)에 인가하면, 제 1 트라이 스테이트 인버터(TSIV10)는 마스터 입력신호(D10)를 반전시켜 래치수단(40)으로 출력하며, 이어 래치수단(40)은 입력된 반전 마스터 입력신호(D10)를 래치시킨 후 제 3 트라이 스테이트 인버터(TSIV30)로 출력한다. 이때, 하이상태의 인에이블신호(EN30)가 인가되어 제 3 트라이 스테이트 인버터(TSIV30)는 입력된 반전 마스터 입력신호(D10)를 반전시켜 출력단(OUT)을 통해 출력하여 마스터 래치를 수행한다.
상기와 같이 마스터 래치 동작이 수행된 다음 로우상태의 마스터 인에이블신호(EN10)와 인에이블신호(EN30)를 인가하고, 하이상태의 슬레이브 인에이블신호(EN20)를 제 2 트라이 스테이트 인버터(TSIV2)에 인가하면, 제 2 트라이 스테이트 인버터(TSIV20)는 슬레이브 입력신호(D20)를 반전시켜 래치수단(40)으로 출력하며, 이어 래치수단(40)은 입력된 반전 슬레이브 입력신호(D20)를 래치시킨 후 트라이 스테이트 인버터(TSIV)로 출력한다. 이때, 하이상태의 인에이블신호(EN30)가 인가되어 제 3 트라이 스테이트 인버터(TSIV30)는 입력된 반전 슬레이브 입력신호(D20)를 반전시켜 슬레이브 입력신호(D20)를 래치수단(40)으로 출력하고, 이어 래치수단(40)은 입력된 슬레이브 입력신호(D20)를 래치시킨 후 출력단(OUT)을 통해 출력하여 슬레이브 래치를 수행한다.
도 4를 참조하여 도 3의 제 1, 제 2 및 제 3 트라이 스테이트 인버터(TSIV10, TSIV20, TSIV30)의 구성 및 동작을 설명하면 다음과 같다.
도 4를 참조하면, 본 고안의 제 1 트라이 스테이트 인버터(TSIV10)는 입력신호(D10)가 게이트에 각각 인가되며, 드레인이 공통접속되고, 인에이블신호(EN10) 및 인버터(IV51)에 의해 반전된 인에이블신호(EN10)가 소오스에 각각 인가되는 PMOS 및 NMOS 트랜지스터(PM51, NM51)로 구성된 CMOS 인버터(50)를 구비한다.
상기와 같은 구조를 갖는 본 고안의 트라이 스테이트 인버터의 동작을 설명하면 다음과 같다.
하이상태의 인에이블신호(EN10)가 인가되고, 하이상태의 입력신호(D10)가 인가되면, PMOS 트랜지스터(PM51)가 턴온되어 하이신호가 출력단(OUT)을 통해 출력되며, 이와 반대로 로우상태의 입력신호(D10)가 인가되면, NMOS 트랜지스터(NM51)가 턴온되어 로우신호가 출력단을 통해 출력된다.
또한, 로우상태의 인에이블신호(EN10)가 인가되고, 하이상태의 입력신호(D10)가 인가되면, PMOS 트랜지스터(PM51)가 턴온되어 로우신호가 출력단(OUT)을 통해 출력되며, 이와 반대로 하이상태의 입력신호(D10)가 인가되면, NMOS 트랜지스터(NM51)가 턴온되어 하이신호가 출력단을 통해 출력된다.
그리고, 본 고안의 실시예에 따른 마스터 슬레이브 래치의 제 2 및 제 3 트라이 스테이트 인버터(TSIV20, TSIV30)도 도 4의 제 1 트라이 스테이트 인버터(10)와 동일한 구조 및 동작을 갖는다.
따라서, 본 고안의 반도체 소자의 마스터 슬레이브 래치는 다수개의 트라이 스테이트 인버터(TSIV10∼TSIV30)의 모스 트랜지스터의 수를 감소시키고, 또한 래치수단의 수를 감소시켜 레이아웃의 면적을 감소시킬 수 있다.
이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 고안이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 고안의 반도체 소자의 마스터 슬레이브 래치는, 트라이 스테이트 인버터의 모스 트랜지스터의 수와 인버터의 수를 줄여 레이아웃의 면적을 감소시켜 칩의 크기를 감소시킬 수 있으며, 이로 인한 실장시 칩이 차지하는 공간을 줄여 제품의 상품성을 향상시킬 수 있는 효과를 제공한다.

Claims (3)

  1. 마스터 및 슬레이브 인에이블 신호에 의해 마스터 및 슬레이브 입력신호를 각각 반전시키기 위한 제 1 및 제 2 트라이 스테이트 인버터와;
    상기 제 1 및 제 2 트라이 스테이트 인버터에 의해 반전된 마스터 및 슬레이브 입력신호를 각각 래치시키기 위한 래치수단과;
    인에이블신호에 의해 상기 래치수단으로부터 각각 출력된 상기 반전 마스터 및 슬레이브 입력신호를 각각 반전시켜 출력단을 통해 출력하기 위한 제 3 트라이 스테이트 인버터를 포함하는 것을 특징으로 하는 반도체 소자의 마스터 슬레이브 래치.
  2. 제 1 항에 있어서,
    상기 제 1내지 제 3 트라이 스테이트 인버터는
    입력신호가 게이트에 각각 인가되며, 드레인이 공통접속되고, 인에이블신호 및 인버터에 의해 반전된 인에이블신호가 소오스에 각각 인가되는 PMOS 및 NMOS 트랜지스터로 구성된 CMOS 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 마스터 슬레이브 래치.
  3. 제 1 항에 있어서,
    상기 래치수단은 각각의 출력이 각각의 입력으로 궤환되는 제 1 및 제 2 인버터로 구성된 것을 특징으로 하는 반도체 소자의 마스터 슬래이브 래치.
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