JPH0380711A - 半導体レベル変換装置 - Google Patents
半導体レベル変換装置Info
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- JPH0380711A JPH0380711A JP1218195A JP21819589A JPH0380711A JP H0380711 A JPH0380711 A JP H0380711A JP 1218195 A JP1218195 A JP 1218195A JP 21819589 A JP21819589 A JP 21819589A JP H0380711 A JPH0380711 A JP H0380711A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
- H03K19/017554—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017563—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路に間し、特にＣＭＯＳ論理等と
ＥＣＬ論理とのレベル整合を目的とした半導体レベル変
換装置に間する。
ＥＣＬ論理とのレベル整合を目的とした半導体レベル変
換装置に間する。
［従来の技術］
従来、ＥＣＬ論理が他の論理回路、例えばＣＭＯ５やＴ
ＴＬの出力を受ける際、エミッタが共通接続された第４
図に示すように、ＥＣＬ回路の一対のトランジスタ４１
．４２の一方にはリファレンス電圧ＶＲを供給する必要
があった。また、あるいは第５図に示すように、ゲー）
４３．４４と４５との段数を違えて相互に逆相関係の２
つの信号４６．４７を差動ゲートを成すトランジスタ４
１゜４２のベース入力として使用する手段が従来技術と
して考えられる。
ＴＬの出力を受ける際、エミッタが共通接続された第４
図に示すように、ＥＣＬ回路の一対のトランジスタ４１
．４２の一方にはリファレンス電圧ＶＲを供給する必要
があった。また、あるいは第５図に示すように、ゲー）
４３．４４と４５との段数を違えて相互に逆相関係の２
つの信号４６．４７を差動ゲートを成すトランジスタ４
１゜４２のベース入力として使用する手段が従来技術と
して考えられる。
［発明が解決しようとする課題］
上述したリファレンス電圧ＶＲを必要とする従来技術は
、リファレンス電圧発生回路を必要とし、そのスペース
および配線の引き回し等により回路設け、およびレイア
ウトの複雑化を惹起していた。
、リファレンス電圧発生回路を必要とし、そのスペース
および配線の引き回し等により回路設け、およびレイア
ウトの複雑化を惹起していた。
また、逆相関係にある２系統のゲートを使用して差動方
式をとる場合、第６図に示すように２つのゲートの遅延
時間の差が後段の差動ゲートの動作を不安定にするため
（特に第６図中のａおよびｂの部分）、ノイズの発生等
の問題を起こす危険性がある。
式をとる場合、第６図に示すように２つのゲートの遅延
時間の差が後段の差動ゲートの動作を不安定にするため
（特に第６図中のａおよびｂの部分）、ノイズの発生等
の問題を起こす危険性がある。
［発明の従来技術に対する相違点コ
上述した従来の方式に対し、本発明はリファレンス電圧
を必要とせず、使用される２系統のゲート回路の出力間
の遅延時間の差も問題とならず、高速で安定するレベル
変換が実現できるという相違点を有する。
を必要とせず、使用される２系統のゲート回路の出力間
の遅延時間の差も問題とならず、高速で安定するレベル
変換が実現できるという相違点を有する。
［課題を解決するための手段］
本発明の半導体レベル変換装置は、エミッタが共通接続
された一対のトランジスタを有するＥＣＬ回路に対し、
一方のトランジスタのベースに出力が接続される第１の
ゲート回路を、他方のトランジスタのベースに出力が接
続される第２ゲート回路とを備え、第１のゲート回路を
第２のゲート回路との出力信号が同相で、第１のゲート
回路の出力信号の高レベルが第２のゲート回路の出力信
号の高レベルより低く、かつ、第１のゲート回路の出力
信号の低レベルが第２のゲート回路の出力信号の低レベ
ルより高く設定したことを特徴とする。
された一対のトランジスタを有するＥＣＬ回路に対し、
一方のトランジスタのベースに出力が接続される第１の
ゲート回路を、他方のトランジスタのベースに出力が接
続される第２ゲート回路とを備え、第１のゲート回路を
第２のゲート回路との出力信号が同相で、第１のゲート
回路の出力信号の高レベルが第２のゲート回路の出力信
号の高レベルより低く、かつ、第１のゲート回路の出力
信号の低レベルが第２のゲート回路の出力信号の低レベ
ルより高く設定したことを特徴とする。
本発明によれば、例えばＴＴＬやＣＭＯＳの論理信号を
ＥＣＬの論理回路にスムーズに伝播することが可能とな
る。
ＥＣＬの論理回路にスムーズに伝播することが可能とな
る。
［実施例］
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第１のゲート回路１の論理振幅は、電源電圧および接地
電位間に各々挿入された２段のダイオード１１．１２と
１３．１４によって、電源電位および接地電位間に各々
挿入された１段のダイオード２１と２２を有する第２の
ゲート回路２の論理振幅より小さくなっている。また、
遅延時間については、同一の性能を有するトランジスタ
を第１のゲート回路ｌては２個（１５と１６）、第２の
ゲート回路２ては４個（２３，２４と２５．２６）とし
、これらトランジスタの使用数を違えることで両ゲート
回路１，２の間で異なっている。本実施例では、第１の
ゲート回路ｌの遅延時間が第２のゲート回路２の遅延時
間より遅くなっており、結果として、両ゲート回路１，
２の出力信号は第２図に示すように同相となっている。
電位間に各々挿入された２段のダイオード１１．１２と
１３．１４によって、電源電位および接地電位間に各々
挿入された１段のダイオード２１と２２を有する第２の
ゲート回路２の論理振幅より小さくなっている。また、
遅延時間については、同一の性能を有するトランジスタ
を第１のゲート回路ｌては２個（１５と１６）、第２の
ゲート回路２ては４個（２３，２４と２５．２６）とし
、これらトランジスタの使用数を違えることで両ゲート
回路１，２の間で異なっている。本実施例では、第１の
ゲート回路ｌの遅延時間が第２のゲート回路２の遅延時
間より遅くなっており、結果として、両ゲート回路１，
２の出力信号は第２図に示すように同相となっている。
これらの２つの回路１，２の出力４，５は、次段の差動
人力型の電流切換回路（ＥＣＬ回路）３の人力に接続さ
れており、エミッタが共通接続されている一対のトラン
ジスタの一方３１に出力信号４が人力し、他方３２に出
力信号５が入力する。ここで、上記のように振幅および
位相の調整を行った結果、出力信号４，５は第２図に示
すような波形となっている。すなわち、出力信号４，５
は同相で出力信号４の高レベルが出力信号５の高レベル
より低く、且つ、出力信号４の低レベルが出力信号の低
レベルより高くなっている。従って、出力信号４，５の
波形は交点を有し、次段の差動ゲー）３１．３２のスイ
ッチングを安定して実現する。
人力型の電流切換回路（ＥＣＬ回路）３の人力に接続さ
れており、エミッタが共通接続されている一対のトラン
ジスタの一方３１に出力信号４が人力し、他方３２に出
力信号５が入力する。ここで、上記のように振幅および
位相の調整を行った結果、出力信号４，５は第２図に示
すような波形となっている。すなわち、出力信号４，５
は同相で出力信号４の高レベルが出力信号５の高レベル
より低く、且つ、出力信号４の低レベルが出力信号の低
レベルより高くなっている。従って、出力信号４，５の
波形は交点を有し、次段の差動ゲー）３１．３２のスイ
ッチングを安定して実現する。
ちなみに第２のゲート回路に挿入された電源電位側のダ
イオードは、次段のＥＣＬ回路のトランジスタの飽和を
回避する目的で使用されている。
イオードは、次段のＥＣＬ回路のトランジスタの飽和を
回避する目的で使用されている。
第３図は本発明の他の一実施例を示す。本実施例では、
第１のゲート回路６にダイオード６１゜６２を備えて両
ゲート６．７間の出力信号８，９の振幅調整を行ってい
るが、第１のゲート回路６および第２のゲート回路７の
トランジスタ６２゜６３．７１．７２の数および駆動能
力は同等である。しかし、第１のゲート回路６の出力に
容量負荷６４を接続することにより、ＥＣＬ回路のトラ
ンジスタ１０．１１への両虎力信号８，９間の伝播遅延
時間を違えている。
第１のゲート回路６にダイオード６１゜６２を備えて両
ゲート６．７間の出力信号８，９の振幅調整を行ってい
るが、第１のゲート回路６および第２のゲート回路７の
トランジスタ６２゜６３．７１．７２の数および駆動能
力は同等である。しかし、第１のゲート回路６の出力に
容量負荷６４を接続することにより、ＥＣＬ回路のトラ
ンジスタ１０．１１への両虎力信号８，９間の伝播遅延
時間を違えている。
本実施例においても、出力信号８，９０波形は第２図に
示すものと同じになり、前記実施例と同等の効果を実現
することができる。
示すものと同じになり、前記実施例と同等の効果を実現
することができる。
［発明の効果］
以上説明したように本発明は、第１と第２のゲート回路
によりＥＣＬ回路の一対のトランジスタへの信号の振幅
および位相を調整するようにしたため、ＴＴＬ回路やＣ
ＭＯＳ回路からＥＣＬ回路への論理伝播をリファレンス
電圧なしに安定に実行できる。尚、本発明は、内部がＣ
ＭＯＳ論理回路構成で周辺にＥＣＬ回路を配置してＥＣ
Ｌデバイスとのインタフェースを実現しようとするゲー
トアレイ、または、スタンダードセル等で効果を発揮す
る。
によりＥＣＬ回路の一対のトランジスタへの信号の振幅
および位相を調整するようにしたため、ＴＴＬ回路やＣ
ＭＯＳ回路からＥＣＬ回路への論理伝播をリファレンス
電圧なしに安定に実行できる。尚、本発明は、内部がＣ
ＭＯＳ論理回路構成で周辺にＥＣＬ回路を配置してＥＣ
Ｌデバイスとのインタフェースを実現しようとするゲー
トアレイ、または、スタンダードセル等で効果を発揮す
る。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の一実施例のレベル変換部の出力波形図、第３図は本
発明の他の一実施例を示す回路図、第４図、第５図はそ
れぞれ従来例を示す回路図、第６図は第５図に示す回路
のレベル変換部の出力波形図である。 １．６・・・・・第１のゲート回路、 ２゜ ・第２のゲート回路、 ３ ・ ・差動入力方式の電流切換型回路 （ＥＣＬ回路）。
明の一実施例のレベル変換部の出力波形図、第３図は本
発明の他の一実施例を示す回路図、第４図、第５図はそ
れぞれ従来例を示す回路図、第６図は第５図に示す回路
のレベル変換部の出力波形図である。 １．６・・・・・第１のゲート回路、 ２゜ ・第２のゲート回路、 ３ ・ ・差動入力方式の電流切換型回路 （ＥＣＬ回路）。
Claims (1)
- エミッタが共通接続された一対のトランジスタを有する
ＥＣＬ回路に対し、一方のトランジスタのベースに出力
が接続される第１のゲート回路を、他方のトランジスタ
のベースに出力が接続される第２ゲート回路とを備え、
第１のゲート回路を第２のゲート回路との出力信号が同
相で、第１のゲート回路の出力信号の高レベルが第２の
ゲート回路の出力信号の高レベルより低く、かつ、第１
のゲート回路の出力信号の低レベルが第２のゲート回路
の出力信号の低レベルより高く設定したことを特徴とす
る半導体レベル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218195A JPH0812995B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体レベル変換装置 |
| US07/573,402 US5117134A (en) | 1989-08-24 | 1990-08-24 | CMOS or TTL to ECL level conversion device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218195A JPH0812995B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体レベル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0380711A true JPH0380711A (ja) | 1991-04-05 |
| JPH0812995B2 JPH0812995B2 (ja) | 1996-02-07 |
Family
ID=16716108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218195A Expired - Lifetime JPH0812995B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体レベル変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5117134A (ja) |
| JP (1) | JPH0812995B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245225A (en) * | 1992-04-24 | 1993-09-14 | International Business Machines Corporation | High performance BiFET complementary emitter follower logic circuit |
| US5254882A (en) * | 1992-12-11 | 1993-10-19 | Texas Instruments Incorporated | Method and device for processing two separately referenced signal levels |
| US5343094A (en) * | 1993-01-13 | 1994-08-30 | National Semiconductor Corporation | Low noise logic amplifier with nondifferential to differential conversion |
| US6175249B1 (en) * | 1999-01-29 | 2001-01-16 | Fairchild Semiconductor Corp. | High speed low skew CMOS to ECL converter |
| US6429691B1 (en) | 2000-12-29 | 2002-08-06 | International Business Machines Corporation | Differential-input circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936632U (ja) * | 1982-07-21 | 1984-03-07 | スペリ・コ−ポレ−シヨン | ＧａＡｓ回路とＥＣＬ回路との間の改良されたレベル・コンバ−タ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936632B2 (ja) * | 1975-06-06 | 1984-09-05 | セメダイン （株） | 新規エポキシ化合物の製造法 |
| JPS566535A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Integrated circuit |
| US4366397A (en) * | 1979-06-29 | 1982-12-28 | Hitachi, Ltd. | Level conversion circuit |
| US4491743A (en) * | 1982-03-16 | 1985-01-01 | Signetics Corporation | Voltage translator |
| IT1157089B (it) * | 1982-11-24 | 1987-02-11 | Cselt Centro Studi Lab Telecom | Circuito a bassa dissipazione per il pilotaggio di linee di trasmissione di segnali numerici ad alta velocita |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| JPS63302621A (ja) * | 1987-06-02 | 1988-12-09 | Fujitsu Ltd | 半導体集積回路 |
-
1989
- 1989-08-24 JP JP1218195A patent/JPH0812995B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-24 US US07/573,402 patent/US5117134A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936632U (ja) * | 1982-07-21 | 1984-03-07 | スペリ・コ−ポレ−シヨン | ＧａＡｓ回路とＥＣＬ回路との間の改良されたレベル・コンバ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812995B2 (ja) | 1996-02-07 |
| US5117134A (en) | 1992-05-26 |
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