JPS61281621A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPS61281621A JPS61281621A JP60123252A JP12325285A JPS61281621A JP S61281621 A JPS61281621 A JP S61281621A JP 60123252 A JP60123252 A JP 60123252A JP 12325285 A JP12325285 A JP 12325285A JP S61281621 A JPS61281621 A JP S61281621A
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- logic
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力回路、出力回路及び処理回路の夫々がＦ
ＥＴ論理回路を用いて構成されている半導体回路装置に
関するものである。
ＥＴ論理回路を用いて構成されている半導体回路装置に
関するものである。
本発明による半導体回路装置は、上記の様な半導体回路
装置において、少なくとも入出力信号をソース結合型Ｆ
ＥＴ論理回路で入出力すると共に、入力後で出力前の信
号を直結型ＦＥＴ論理回路でも処理することによって、
他の回路装置におけるエミッタ結合型論理回路との論理
レベルの共存を容易に実現することができしかも消費電
力を低減させることができる様にしたものである。
装置において、少なくとも入出力信号をソース結合型Ｆ
ＥＴ論理回路で入出力すると共に、入力後で出力前の信
号を直結型ＦＥＴ論理回路でも処理することによって、
他の回路装置におけるエミッタ結合型論理回路との論理
レベルの共存を容易に実現することができしかも消費電
力を低減させることができる様にしたものである。
ＧａＡｓ等の化合物半導体で形成されたＦＥＴを有する
回路装置は、Ｓｉ等の元素半導体で形成されたバイポー
ラトランジスタを有する回路装置に比べて高速の処理速
度を有しているが、製造が容易でなくしかも高価である
。従って、特に高速性を要求される回路装置のみを化合
物半導体で形成し、その他の回路装置を元素半導体で形
成することによって、全体のコストを低減することが考
えられている。
回路装置は、Ｓｉ等の元素半導体で形成されたバイポー
ラトランジスタを有する回路装置に比べて高速の処理速
度を有しているが、製造が容易でなくしかも高価である
。従って、特に高速性を要求される回路装置のみを化合
物半導体で形成し、その他の回路装置を元素半導体で形
成することによって、全体のコストを低減することが考
えられている。
一方、Ｓｉ半導体で形成された回路装置のうちでは、エ
ミッタ結合型論理回路（Ｅ ＣＬ）を有する回路装置が
、比較的高速であり、相補出力を得ることができるので
雑音にも強い。
ミッタ結合型論理回路（Ｅ ＣＬ）を有する回路装置が
、比較的高速であり、相補出力を得ることができるので
雑音にも強い。
ところでＦＥＴ論理回路には、直結型ＦＥＴ論理回路（
Ｄ ＣＦ Ｌ）やソース結合型ＦＥＴ論理回路（Ｓ Ｃ
Ｆ Ｌ）等がある。しかし、ＧａＡｓ回路装置をＤＣＦ
Ｌのみで構成すると、このＤＣＦＬとＥＣＬとでは論理
レベルに共存性が無いので、ＧａＡｓ回路装置と共にＳ
ｉ回路装置を使用することができない。
Ｄ ＣＦ Ｌ）やソース結合型ＦＥＴ論理回路（Ｓ Ｃ
Ｆ Ｌ）等がある。しかし、ＧａＡｓ回路装置をＤＣＦ
Ｌのみで構成すると、このＤＣＦＬとＥＣＬとでは論理
レベルに共存性が無いので、ＧａＡｓ回路装置と共にＳ
ｉ回路装置を使用することができない。
これに対して、５ＣＦＬはＥＣＬと構成が類似している
こともあって論理レベルを共存させ易く、ＧａＡｓ回路
装置と共にＳｉ回路装置を使用することができる。しか
し５ＣＦＬは、消費電力が大きい。
こともあって論理レベルを共存させ易く、ＧａＡｓ回路
装置と共にＳｉ回路装置を使用することができる。しか
し５ＣＦＬは、消費電力が大きい。
本発明による半導体回路装置では、少なくとも入力回路
及び出力回路が夫々ソース結合型ＦＥＴ論理回路理回、
２５によって構成されると共に、これらのソース結合型
ソース結合型ＦＥＴ論理回路１１．２５以外のＦＥＴ論
理回路として直結型ＦＥＴ論理回路１２，１３．２１が
用いられている。
及び出力回路が夫々ソース結合型ＦＥＴ論理回路理回、
２５によって構成されると共に、これらのソース結合型
ソース結合型ＦＥＴ論理回路１１．２５以外のＦＥＴ論
理回路として直結型ＦＥＴ論理回路１２，１３．２１が
用いられている。
本発明による半導体回路装置では、少なくとも入出力信
号はソース結合型ＦＥＴ論理回路１１゜２５によって入
出力され、入力後で出力前の信号は直結型ＦＥＴ論理回
路１２，１３．２１によっても処理される。
号はソース結合型ＦＥＴ論理回路１１゜２５によって入
出力され、入力後で出力前の信号は直結型ＦＥＴ論理回
路１２，１３．２１によっても処理される。
以下、ＧａＡｓ回路装置に適用した本発明の一実施例を
第１図及び第２図を参照しながら説明する。
第１図及び第２図を参照しながら説明する。
第１図は、本実施例のうちの入力部を示している。この
入力部では、５ＣＦＬＩＩによって構成されている入力
回路の相補出力が、処理回路の一部を構成している一対
のＤＣＦＬ１２．１３へ入力されている。
入力部では、５ＣＦＬＩＩによって構成されている入力
回路の相補出力が、処理回路の一部を構成している一対
のＤＣＦＬ１２．１３へ入力されている。
外部のＳｉ回路装置（図示せず）のＥＣＬから５ＣＦＬ
１１へ入力される論理レベルつまり入力電圧Ｖ ｉｎは
、高レベル＝−１，０Ｖ程度、低レベルー−１，８Ｖ程
度である。このために５ＣＦＬＩＩでは、電源電圧をＶ
ＩＩＤ＝ＯＶ、Ｖｓｓ＋ ＝ ５．ＯＶトし、基準電
圧をＶ−ｒ ＝ １．５ Ｖとしている。この結果、
５ＣＦＬＩＩの出力ノード１４における論理レベルを、
高レベル＝−０，２Ｖ程度、低レベル＝−１，０Ｖ程度
とすることができる。
１１へ入力される論理レベルつまり入力電圧Ｖ ｉｎは
、高レベル＝−１，０Ｖ程度、低レベルー−１，８Ｖ程
度である。このために５ＣＦＬＩＩでは、電源電圧をＶ
ＩＩＤ＝ＯＶ、Ｖｓｓ＋ ＝ ５．ＯＶトし、基準電
圧をＶ−ｒ ＝ １．５ Ｖとしている。この結果、
５ＣＦＬＩＩの出力ノード１４における論理レベルを、
高レベル＝−０，２Ｖ程度、低レベル＝−１，０Ｖ程度
とすることができる。
そしてＤＣＦＬ１２．１３においても、論理レベルが高
レベル＝−０，２Ｖ程度、低レベル＝−１，０Ｖ程度と
なる様に、電源電圧をＶＩ、ｏ” ＯＶ、■８，２＝−
１．２Ｖとしている。従って、入力回路である５ＣＦＬ
ＩＩを処理回路の一部であるＤＣＦＬ１２．１３に接続
することが可能となっている。
レベル＝−０，２Ｖ程度、低レベル＝−１，０Ｖ程度と
なる様に、電源電圧をＶＩ、ｏ” ＯＶ、■８，２＝−
１．２Ｖとしている。従って、入力回路である５ＣＦＬ
ＩＩを処理回路の一部であるＤＣＦＬ１２．１３に接続
することが可能となっている。
なお、処理回路の一部として一対のＤＣＦＬ１２．１３
が用いられているのは、５ＣＦＬ１１によって得られた
相補出力を利用するためである。
が用いられているのは、５ＣＦＬ１１によって得られた
相補出力を利用するためである。
また、相補出力を利用するために、ＤＣＦＬのみではな
く５ＣＦＬをも処理回路内で用いる様にしてもよい。
く５ＣＦＬをも処理回路内で用いる様にしてもよい。
第２図は、本実施例のうちの出力部を示している。この
出力部では、処理回路の一部を構成しているＤＣＦＬ２
１の出力がレベル変換用のソースフォロワ２２へ入力さ
れ、更にこのソースフォロワ２２の出力が駆動能力拡大
用のソースフォロワ２３．２４を有する５ＣＦＬ２５へ
入力されている。なお電源電圧は、第１図に示した入力
部と全く同じである。
出力部では、処理回路の一部を構成しているＤＣＦＬ２
１の出力がレベル変換用のソースフォロワ２２へ入力さ
れ、更にこのソースフォロワ２２の出力が駆動能力拡大
用のソースフォロワ２３．２４を有する５ＣＦＬ２５へ
入力されている。なお電源電圧は、第１図に示した入力
部と全く同じである。
ＤＣＦＬ２１から出力される論理レベルは、既述の如＜
、高レベル＝−０，２Ｖ程度、低レベル＝−１，０Ｖ程
度である。しかしこの論理レベルは、ソースフォロワ２
２を介することによって、５ＣＦＬ２５の論理レベルと
合致する様に、高レベル＝−１，０Ｖ程度、低レベル＝
−１，８Ｖ程度へ変換される。
、高レベル＝−０，２Ｖ程度、低レベル＝−１，０Ｖ程
度である。しかしこの論理レベルは、ソースフォロワ２
２を介することによって、５ＣＦＬ２５の論理レベルと
合致する様に、高レベル＝−１，０Ｖ程度、低レベル＝
−１，８Ｖ程度へ変換される。
そして、５ＣＦＬ２５で相補出力が作られ、この相補出
力は駆動能力を拡大された後に出力電圧■。、とじて外
部のＳｔ回路装置（図示せず）のＥＣＬへ入力される。
力は駆動能力を拡大された後に出力電圧■。、とじて外
部のＳｔ回路装置（図示せず）のＥＣＬへ入力される。
なおＦＥＴとしては、ＤＣＦＬ１２，１３．２１の駆動
用ＦＥＴのみにエンハンスメント型の接合形ＦＥＴ３１
が用いられており、他のＦＥＴにはデプレッション型の
ショットキバリア形ＦＥＴ３２が用いられている。これ
は、デプレッション型のＦＥＴをも接合形ＦＥＴにする
ためには■いの異なる２種類の接合形ＦＥＴを作成する
必要があり、この作成が容易ではないためである。
用ＦＥＴのみにエンハンスメント型の接合形ＦＥＴ３１
が用いられており、他のＦＥＴにはデプレッション型の
ショットキバリア形ＦＥＴ３２が用いられている。これ
は、デプレッション型のＦＥＴをも接合形ＦＥＴにする
ためには■いの異なる２種類の接合形ＦＥＴを作成する
必要があり、この作成が容易ではないためである。
本発明による半導体回路装置では、少なくとも入出力信
号がソース結合型ＦＥＴ論理回路によって入出力される
ので、他の回路装置におけるエミッタ結合型論理回路と
の論理レベルの共存を容易に実現することができる。
号がソース結合型ＦＥＴ論理回路によって入出力される
ので、他の回路装置におけるエミッタ結合型論理回路と
の論理レベルの共存を容易に実現することができる。
また、入力後で出力前の信号は直結型ＦＥＴ論理回路に
よっても処理されるので、消費電力を低減させることが
できる。
よっても処理されるので、消費電力を低減させることが
できる。
第１図及び第２図は本発明の一実施例の夫々入力部及び
出力部を示す回路図である。 なお、図面に用いた符号において、 １１．２５−−−−−−−−−−−ソース結合型ＦＥＴ
論理回路１２．１３．２１−・−直結型ＦＥＴ論理回路
である。
出力部を示す回路図である。 なお、図面に用いた符号において、 １１．２５−−−−−−−−−−−ソース結合型ＦＥＴ
論理回路１２．１３．２１−・−直結型ＦＥＴ論理回路
である。
Claims (1)
- 【特許請求の範囲】 入力回路と出力回路とこれらの入力回路及び出力回路の
間に接続されている処理回路とを夫々具備し、これらの
回路がＦＥＴ論理回路を用いて構成されている半導体回
路装置において、 少なくとも前記入力回路及び前記出力回路が夫夫ソース
結合型ＦＥＴ論理回路によって構成されると共に、 これらのソース結合型ＦＥＴ論理回路以外のＦＥＴ論理
回路として直結型ＦＥＴ論理回路が用いられていること
を特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123252A JPS61281621A (ja) | 1985-06-06 | 1985-06-06 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123252A JPS61281621A (ja) | 1985-06-06 | 1985-06-06 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281621A true JPS61281621A (ja) | 1986-12-12 |
Family
ID=14855969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123252A Pending JPS61281621A (ja) | 1985-06-06 | 1985-06-06 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281621A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253722A (ja) * | 1987-04-09 | 1988-10-20 | Nec Ic Microcomput Syst Ltd | レベルシフト回路 |
| JPH0730402A (ja) * | 1992-02-14 | 1995-01-31 | Internatl Business Mach Corp <Ibm> | 電圧レベル変換回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415650A (en) * | 1977-06-21 | 1979-02-05 | Handotai Kenkyu Shinkokai | Semiconductor ic |
| JPS5936632B2 (ja) * | 1975-06-06 | 1984-09-05 | セメダイン （株） | 新規エポキシ化合物の製造法 |
-
1985
- 1985-06-06 JP JP60123252A patent/JPS61281621A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936632B2 (ja) * | 1975-06-06 | 1984-09-05 | セメダイン （株） | 新規エポキシ化合物の製造法 |
| JPS5415650A (en) * | 1977-06-21 | 1979-02-05 | Handotai Kenkyu Shinkokai | Semiconductor ic |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253722A (ja) * | 1987-04-09 | 1988-10-20 | Nec Ic Microcomput Syst Ltd | レベルシフト回路 |
| JPH0730402A (ja) * | 1992-02-14 | 1995-01-31 | Internatl Business Mach Corp <Ibm> | 電圧レベル変換回路 |
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