JPH0730402A

JPH0730402A - 電圧レベル変換回路

Info

Publication number: JPH0730402A
Application number: JP5002230A
Authority: JP
Inventors: Herschel A Ainspan; ハーシェル・アキバ・アインスパン; John F Ewen; ジョン・ファーリー・エウェン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-02-14
Filing date: 1993-01-11
Publication date: 1995-01-31
Anticipated expiration: 2012-11-26
Also published as: US5381060A; JP2682782B2

Abstract

(57)【要約】（修正有）【目的】差電流スイッチ形回路と互換性のある入力を
受信し、スーパー・バッファ論理形回路と互換性のある
出力を送信する。【構成】共に信号を下方にレベル・シフトする入力段
１０、１２；１４、１６と出力段３４、３６、４２、５
０；３８、４０、４４、５２の間に利得段１８、２０、
２２、２４、２６、２８、３０、３２が挿入され、この
利得段は、変換器回路に入力信号の受信と出力信号の送
信の間の減衰を防ぐのに必要な性能を与える。入力段と
出力段は、変換器の電圧レベルをこの２つの段で下方に
シフトすることによって、利得段の緩衝を行う。また、
ＤＣＳ回路およびＳＢＬ回路の電源と互換性のある、そ
れ自体の電圧基準回路を備える。この基準回路は、温度
効果に関して自己補償式である。【効果】ＤＣＳ形回路を使用して、高性能動作を実施
し、ＳＢＬ回路を使用して、効率的な設計で複雑な論理
回路を実施できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的に半導体回路の
分野に関する。具体的に言うと、本発明は、電流スイッ
チ出力を論理レベル出力に変換する回路に関する。本発
明は特に、高性能差動電流スイッチ出力レベルからスー
パー・バッファ・デジタル論理と互換性のある出力レベ
ルへの変換に関する。

【０００２】

【従来の技術】光通信の使用は、計算能力を大幅に強化
するのに有望である。光に基づく伝送媒体の使用には、
従来の電子通信に対して大きな性能上の利点がある。光
に基づくシステムによって伝送できるデータ伝送速度の
増大を活用するには、光送信器や光受信器などのデータ
・リンク部品が、送信または受信されるデータをますま
す高いデータ速度で処理できなければならない。送信器
または受信器は、データをより高速で処理しなければな
らないが、送信器または受信器の部品は、チップの単位
面積あたり提供する論理機能を増加させる必要もある。
したがって、光通信のデータ・リンクは、データをより
高速で処理しなければならないだけではなく、より高い
機能的能力を有する必要もある。より高い性能という要
件は、通常は、データ・リンクの機能の一部を差動電流
スイッチ（ＤＣＳ）・ファミリーの回路で実施すること
によって満足される。これは、ＤＣＳファミリーの回路
が、他の回路ファミリーより高い速度と、電源雑音のよ
りよい除去を提供するからである。より高い機能的能力
という要件は、通常は、データ・リンクの機能の一部
を、スーパー・バッファ論理（ＳＢＬ）または直接結合
型論理（ＤＣＦＬ）ファミリーの回路で実施することに
よって満足される。これは、ＳＢＬまたはＤＣＦＬファ
ミリーの回路が、低い電力消費量と共にコンパクトで柔
軟な設計能力を提供するからである。

【０００３】ＤＣＳファミリーの回路では、利得段とプ
ッシュプル出力段を組み合わせて、他の回路ファミリー
と共通の電源を使用し、かつ電源雑音をよりよく除去す
る、論理ブロックを作成している。ＤＣＳ設計では、当
該の電源、この場合は３．６ＶのＣＭＯＳ互換電源を基
準として、０．７Ｖの信号スイングがある。この設計基
準の結果、ＤＣＳファミリーの回路は、とりわけラッ
チ、排他的論理和、マルチプレクサなどある種の機能を
実施する際に、能動デバイスの面積と性能の面で非常に
効率的である。この同じ設計基準のために、ＤＣＳファ
ミリーは、多入力ＡＮＤやＮＯＲなど他の機能を実施す
る際には非効率的になる。ただし、ＳＢＬファミリーの
回路は、能動負荷を使用して回路の伝播遅延を減少させ
ると同時に、あらゆる論理機能に使用されるデバイスの
数を最小限に維持している。また、ＳＢＬ設計では、接
地（０Ｖ）を基準として、０．７Ｖの信号スイングがあ
る。この設計基準により、ＳＢＬは、ＡＮＤやＮＯＲを
実施する際には効率的であるが、ラッチやマルチプレク
サを実施する際には非効率的になる。データ・リンクに
は、この両方のタイプの機能が必要である。その結果、
単一の設計で両方のタイプの回路を組み合わせることが
望ましいことになる。これに関する問題は、ＤＣＳ回路
ファミリーの入出力電圧レベルが、ＳＢＬ回路ファミリ
ーの入出力電圧レベルと一致しないことである。これ
は、この２つの回路ファミリーが、互いに直接にデータ
を送れないことを意味する。

【０００４】

【発明が解決しようとする課題】本発明の目的は、高性
能光データ・リンクに使用するのに適した電圧レベル変
換回路を提供することである。

【０００５】本発明のもう１つの目的は、差動電流スイ
ッチ形回路とスーパー・バッファ論理形回路の間のイン
ターフェースを有する高性能光データ・リンクを製造す
ることである。

【０００６】

【課題を解決するための手段】本発明は、差動電流スイ
ッチ形の回路と互換性のある入力を受信し、スーパー・
バッファ論理形の回路と互換性のある出力を送信する変
換器回路である。この変換器回路は、入力段と出力段の
間に利得段が挿入されており、入力段と出力段はどちら
も信号を下方にレベル・シフトするか、利得段が信号を
増幅して、入力段および出力段での減衰を相殺する。入
力段と出力段は、変換器の電圧レベルをこの２つの段で
下方にシフトすることによって、利得段を緩衝する。こ
の変換器回路は、ＤＣＳ回路およびＳＢＬ回路の電源と
互換性のある、それ自体の電圧基準回路を提供する。こ
の基準回路は、温度の影響に関して自己補償式である。

【０００７】

【実施例】図１に、本発明を示す。本発明は、差動電流
スイッチ（ＤＣＳ）形回路の出力電圧を、スーパー・バ
ッファ論理（ＳＢＬ）形回路の入力と互換性のある電圧
レベルに変換するための変換器回路である。この変換器
回路は、２つの電源３および４と、接地５を有する。電
源３は、１．４Ｖであり、電源４は、３．６Ｖである。
トランジスタ１０は、幅と長さの（Ｗ／Ｌ）比が１０の
エンハンスメント形デバイスである。トランジスタ１０
のドレインは、電源４に接続され、ソースは、ダイオー
ド５６の正側に接続される。トランジスタ１０のゲート
は、この変換器回路への正入力であり、ＤＣＳ回路の正
出力である。ダイオード５６の負側は、エンハンスメン
ト形トランジスタ１２のドレインに接続される。トラン
ジスタ１２は、Ｗ／Ｌ比が１０である。トランジスタ１
２のソースは、接地５に接続される。トランジスタ１２
のゲートは、第１基準電圧ＶＲＥＦ１に接続される。

【０００８】トランジスタ１０、トランジスタ１２、ダ
イオード５６は、変換器回路の利得段への正入力を約
１．１Ｖだけ下方にレベル・シフトする、第１ソース・
ホロワ（ＳＦ）を形成する。この１．１Ｖは、ショット
キー・ダイオードの０．７Ｖの電圧降下と、トランジス
タ１２のＶgsによって設定されるトランジスタ１０の
０．４ＶのＶgsを合計したものである。変換器回路への
入力は、ＤＣＳ回路の出力であるから、差信号である。
正入力（または負入力）は、差信号入力のより大きい
（またはより小さい）電圧レベルを指す相対的な用語で
ある。第２ソース・ホロワ回路も、変換器回路への負入
力を約１．１Ｖだけ下方にレベル・シフトする。第２Ｓ
Ｆは、第１ＳＦに類似しており、エンハンスメント形ト
ランジスタ１４および１６とダイオード５８から形成さ
れる。トランジスタ１４のドレインは、電源４に接続さ
れ、ソースは、ダイオード５８の正側に接続され、ゲー
トは、変換器回路の負入力８６に接続される。さらに、
トランジスタ１６は、そのドレインがダイオード５８の
負側に接続され、ソースが接地５に接続され、ゲートが
ＶＲＥＦ１に接続される。

【０００９】第１ＳＦの出力は、ダイオード５６の負側
であり、第２ＳＦの出力は、ダイオード５８の負側であ
る。これらのＳＦの出力は、変換器回路の利得段への入
力である。この利得段は、エンハンスメント形トランジ
スタ１８、２０、２２、２４、２６、２８、３０、３２
から構成される。トランジスタ１８のドレインは、抵抗
７０を介して電源４に接続される。トランジスタ１８の
Ｗ／Ｌ比は１０であり、抵抗７０の値は２．７ＫΩであ
る。トランジスタ１８のゲートは、第１ＳＦ段の出力に
接続される。トランジスタ１８のソースは、トランジス
タ２２のドレインに接続される。トランジスタ２２のソ
ースは、抵抗７６を介して接地５に接続される。トラン
ジスタ２２のＷ／Ｌ比は１０であり、抵抗７６の値は
０．４ＫΩである。トランジスタ２２のゲートは、ＶＲ
ＥＦ２に接続される。トランジスタ２２のドレインは、
トランジスタ２０のソースにも接続される。トランジス
タ２０のゲートは、第２ＳＦの出力に接続される。トラ
ンジスタ２０のドレインは、抵抗７２を介して電源４に
接続される。トランジスタ２０のＷ／Ｌ比は１０であ
り、抵抗７２の値は２．７ＫΩである。

【００１０】トランジスタ２０のドレインは、トランジ
スタ２８のゲートにも接続される。トランジスタ２８の
ソースは、トランジスタ３０のドレインに接続され、ト
ランジスタ２８のドレインは、電源４に接続される。ト
ランジスタ２８のＷ／Ｌ比は７である。トランジスタ３
０のゲートは、第２ＳＦ段の出力に接続され、トランジ
スタ３０のソースは、トランジスタ３２のドレインに接
続される。トランジスタ３０のＷ／Ｌ比は１０である。
トランジスタ３２は、そのゲートがＶＲＥＦ２に接続さ
れ、そのソースが抵抗７４を介して接地に接続される。
トランジスタ３２のＷ／Ｌ比は１６であり、抵抗７４の
値は０．２７５ＫΩである。トランジスタ３０のソース
は、トランジスタ２６のソースにも接続される。トラン
ジスタ２６は、そのゲートが第１ＳＦ段の出力に接続さ
れる。トランジスタ２６のドレインは、トランジスタ２
４のソースに接続される。トランジスタ２６のＷ／Ｌ比
は１０である。トランジスタ２４のゲートは、トランジ
スタ１８のドレインに接続され、トランジスタ２４のド
レインは、電源４に接続される。

【００１１】トランジスタ２４、２６、２８、３０、３
２は、電流が流れる第１電流ツリーを形成する。電流
は、変換器回路で受け取る入力とは独立に、トランジス
タ３２中を流れる。トランジスタ２４および２６は、こ
のツリーの第１ブランチを形成し、変換器回路の正入力
８４が「高」の時、この電流ツリーの第１ブランチ中を
電流が流れる。同様に、変換器回路の負入力８６が高の
時、トランジスタ２８および３０によって形成される電
流ツリーの第２ブランチ中を電流が流れる。ＶＲＥＦ２
は、トランジスタ３２のゲート電圧であるので、いつで
もこのツリーを流れる電流の量を制御する。トランジス
タ１８、２０、２２は、電流が流れる第２電流ツリーを
形成する。ＶＲＥＦ２は、トランジスタ２２のゲート電
圧であるので、やはり第２電流ツリーを流れる電流の量
を制御する。正入力８４が「高」の時、抵抗７０および
トランジスタ１８中を電流が流れる。負入力８６が
「高」の時、抵抗７２およびトランジスタ２０中を電流
が流れる。

【００１２】利得段の出力は、変換器回路の出力に関し
て緩衝される。利得段の第１出力は、トランジスタ２６
のドレインの電圧である。トランジスタ２６のドレイン
は、トランジスタ３４のゲートに接続される。トランジ
スタ３４のドレインは、電源４に接続され、ソースは、
ダイオード６０の正側に接続される。ダイオード６０の
負側は、トランジスタ３６のドレインと、エンハンスメ
ント形トランジスタ４２のゲートに接続される。トラン
ジスタ３６は、そのソースが接地５に接続され、そのゲ
ートがＶＲＥＦ１に接続される。エンハンスメント形ト
ランジスタ３４および３６のＷ／Ｌ比は、５である。ト
ランジスタ４２のドレインは、電源４に接続され、ソー
スは、ダイオード６４の正側に接続される。ダイオード
６４の負側は、ディプレッション形トランジスタ５０の
ドレインに接続される。トランジスタ５０のゲートは、
変換器回路の正出力９０に接続され、ソースは、接地５
に接続される。トランジスタ４２のＷ／Ｌ比は９であ
り、トランジスタ５０のＷ／Ｌ比は３である。

【００１３】変換器回路の利得段の第２出力も、第１出
力と類似した形で緩衝される。利得段の第２出力は、ト
ランジスタ３０のドレインの電圧である。トランジスタ
３０のドレインは、エンハンスメント形トランジスタ３
８のゲートに接続される。トランジスタ３８は、そのド
レインが電源４に接続され、そのソースがダイオード６
２の正側に接続される。ダイオード６２の負側は、エン
ハンスメント形トランジスタ４０のドレインと、エンハ
ンスメント形トランジスタ４４のゲートに接続される。
トランジスタ４０のゲートは、ＶＲＥＦ１に接続され、
ソースは、接地５に接続される。トランジスタ３８およ
び４０のＷ／Ｌ比は５である。トランジスタ４４のドレ
インは、電源４に接続され、ソースは、ダイオード６６
の正側に接続される。ダイオード６６の負側は、ディプ
レッション形トランジスタ５２のドレインに接続され
る。トランジスタ４４のＷ／Ｌ比は９であり、トランジ
スタ５２のＷ／Ｌ比は３である。ディプレッション形ト
ランジスタ５２のドレインが、変換器回路の正出力９０
である。トランジスタ５２のソースは、接地に接続さ
れ、ゲートは、変換器回路の負出力８８に接続される。
変換器回路の負出力８８および正出力９０は、それぞれ
ディプレッション形トランジスタ５２および５０のゲー
トに交差結合される。

【００１４】変換器回路の入力レベル・シフト部分と出
力緩衝部分の電流を制御するＶＲＥＦ１は、トランジス
タ４６、ダイオード６８、抵抗７８および電源３から生
成される。電源３は、１．４Ｖであり、抵抗７８を介し
てダイオード６８の正側に接続される。抵抗７８の値は
２．１ＫΩである。ダイオード６８の負側は、エンハン
スメント形トランジスタ４６のドレインとゲートに接続
される。トランジスタ４６のソースは、接地５に接続さ
れ、トランジスタ４６のＷ／Ｌ比は１０である。ＶＲＥ
Ｆ１は、トランジスタ４６のゲートの電圧である。ＶＲ
ＥＦ２は、利得段電流ツリーの電流を制御する。ＶＲＥ
Ｆ２は、ディプレッション形トランジスタ５４、エンハ
ンスメント形トランジスタ４８、抵抗８０および抵抗８
２から生成される。電源４は、トランジスタ５４のドレ
インに接続される。トランジスタ５４のゲートは、トラ
ンジスタ４８のゲートとドレインに接続される。トラン
ジスタ５４のソースは、抵抗８０を介してトランジスタ
４８のドレインに接続される。トランジスタ４８のソー
スは、抵抗８２を介して接地に接続される。抵抗８０の
値は０．７ＫΩであり、抵抗８２の値は０．８２５ＫΩ
である。トランジスタ５４のＷ／Ｌ比は３１．５であ
り、トランジスタ４８のＷ／Ｌ比は１６．５である。Ｖ
ＲＥＦ２は、トランジスタ５４および４８のゲートの電
圧である。

【００１５】図２に、この変換器回路を実施する光受信
器を示す。レーザや光ファイバ・ケーブルなどの光送信
器が、受信器チップ２００に光を送信する。光受信器
は、集積回路加工の分野で周知のガリウムヒ素電界効果
トランジスタ（ＦＥＴ）プロセスで製造される。送信さ
れた光は、光検出器２１０によって受信される。光検出
器は、ガリウムヒ素の受信器チップ２００上に作成され
た従来式の金属−半導体−金属（ＭＳＭ）光検出器であ
る。このＭＳＭ光検出器は、ガリウムヒ素上に付着され
たダイオード接点として、交互嵌合形の金属合金のフィ
ンガを有する。交互嵌合形の設計によって、光検出器の
効率が改善される。このタイプの光検出器は、当技術分
野で周知であり、様々な異なる設計が、本発明のこの実
施例で同様に良好に機能する。光検出器２１０の出力
は、コンデンサ２２０を介して増幅器／バイアス回路２
２５に結合される。コンデンサの値は、受信器に望まれ
る性能に応じて変わり、当業者に周知の選択である。コ
ンデンサの典型的な値は、約１×１０^-12〜１×１０^-11
Ｆの範囲内にあるが、これをかなり超える場合も有り得
る。増幅器／バイアス回路２２５は、光検出器の信号か
ら差信号を生成し、この信号が、ＤＣＳ回路２５０への
入力になる。増幅器／バイアス回路２２５によって生成
される、入力２２７と入力２２９の間の差信号は、ほぼ
一定である。ＤＣＳ回路２５０は、特定の受信器が実行
する機能に応じて、増幅器、マルチプレクサ、ラッチな
ど様々な回路からなる。ＤＣＳ回路の真出力２５２と補
出力２５４が、変換器回路２６０に入力される。変換器
回路２６０の負出力８８および正出力９０は、ＳＢＬ回
路２７０に送られる。

【００１６】ＤＣＳ形のラッチの例を、図３に示す。デ
ータ（およびその補信号）は、ラッチ中にクロックさ
れ、真データ出力（および補データ出力）も、ラッチか
らクロックされる。ＤＣＳラッチの出力の電圧は、Ｖdd
を基準とし、Ｖddは、この場合には３．６Ｖである。最
大信号スイングは約１．２Ｖであり、どの出力信号レベ
ルも少なくとも約２．４Ｖになることを意味する。ＳＢ
Ｌ形回路の例を図４に示す。この回路の電源は、約１．
４Ｖである。その結果、このＳＢＬ回路の高論理レベル
は、電源より高くなれないので、１．４Ｖ未満でなけれ
ばならない。したがって、ＤＣＳ回路の出力をＳＢＬ回
路に直接入力することはできない。というのは、ＳＢＬ
回路は１．４Ｖを超える信号スイングを検出できないの
に、ＤＣＳ形回路は２．４Ｖ以上の出力レベルを有する
からである。

【００１７】ＤＣＳ回路２５０の真データ出力２５２
は、変換器回路２６０の正入力８４（図１）に接続され
る。ＤＣＳ回路２５０の補データ出力２５４は、変換器
回路２６０の負入力８６に接続される。第１ソース・ホ
ロワは入力段から１．１Ｖ下に電圧をレベル・シフトす
る。このソース・ホロワ回路にはダイオード５６が必要
である。というのは、ガリウムヒ素ＦＥＴ技術では、エ
ンハンスメント形のＦＥＴのゲートとソースの両端間に
ショットキー・ダイオードを必要とするからである。こ
のショットキー・ダイオードは、ゲート−ソース電圧を
０．７Ｖに固定する。したがって、レベル・シフトでさ
らに電圧降下を得るために、余分のダイオード５６をソ
ース・ホロワに追加する。ショットキー・ダイオードに
よるゲート−ソース電圧の固定に対するこれと同じ解決
策が第２ソース・ホロワにも適用され、第２ソース・ホ
ロワにダイオード５８が追加される。

【００１８】第１ソース・ホロワと第２ソース・ホロワ
は、それぞれ基準電圧ＶＲＥＦ１によってバイアスされ
る。これらのソース・ホロワは直列の飽和ＦＥＴである
ので、ＶＲＥＦ１がこれらのソース・ホロワを制御す
る。各ソース・ホロワの電流は、Ｋ（Ｖgs−Ｖt）²に等
しい。直列に接続された各ＦＥＴ中を流れる電流は、同
じ値である。デバイス・パラメータの局所的追従により
ＫとＶtが同じであると仮定すると、Ｖgsは、ソース・
ホロワ内の下側のトランジスタから上側のトランジスタ
へと追従し、ＶＲＥＦ１の値は、各ソース・ホロワの上
側ＦＥＴに反映される。ＶＲＥＦ１が各ソース・ホロワ
の上側ＦＥＴに反映されることは重要である。というの
は、ソース・ホロワに追加されたダイオードが正の温度
係数を有するからである。すなわち、ダイオードの温度
が上昇するにつれて、そのダイオード中を流れる電流が
増加する。この電流の増加によって、そのダイオードの
両端間の電圧が降下し、その結果、温度が上昇するにつ
れて、ソース・ホロワからの下向きのレベル・シフトが
小さくなる。ＶＲＥＦ１回路は、負の温度係数を有する
ＶＲＥＦ１を生成する。温度が上昇するにつれて、ダイ
オード６８の電圧降下が（正の温度係数のために）小さ
くなり、それによってＶＲＥＦ１が上昇する。したがっ
て、ＶＲＥＦ１は、温度と共に上昇し、それがソース・
ホロワの上側トランジスタに反映されて、ソース・ホロ
ワのダイオード５６および５８の電圧を降下させる温度
の影響を打ち消す。

【００１９】第１ソース・ホロワおよび第２ソース・ホ
ロワの出力は、利得段電流ツリーの入力に接続される。
この電流ツリーの出力は、トランジスタ２４および２８
のソースである。これらの接続点での信号スイングは、
電源と、トランジスタ２６および３０の共通ソースの電
圧の差に制限されている。第１ソース・ホロワと第２ソ
ース・ホロワの下向きのレベル・シフトによって、この
共通ソース接続点の下側電圧が設定され、電流ツリーの
出力でより大きな信号スイングをもたらす。この電流ツ
リー中のバイアス電流は、ＶＲＥＦ２によって制御され
る。ＶＲＥＦ２は、ディプレッション形トランジスタ５
４、エンハンスメント形トランジスタ４８、抵抗８０お
よび抵抗８２からなる分圧器回路によって生成される。
トランジスタ４８のゲート−ソース電圧は、この実施例
で使用するＦＥＴ技術に固有のショットキー・ダイオー
ドによって固定される。さらに、ゲート−ドレイン電圧
は、設計により０であり、したがって、トランジスタ４
８は、ダイオードのようにふるまう。したがって、ＶＲ
ＥＦ２は、抵抗８０の値と抵抗８２の値の比率によって
制御される。

【００２０】ＶＲＥＦ２は、トランジスタ２２および３
２が飽和状態になるように制御される。トランジスタ２
２中とトランジスタ３２中を流れる電流の量の比率は、
単にトランジスタ２２とトランジスタ３２のＷ／Ｌ比の
比率に依存する。トランジスタ３２中を流れる電流は、
トランジスタ２４と２６中、またはトランジスタ２８と
３０中を流れる。利得段への真入力が高の時、この電流
はトランジスタ２４および２６中を流れる。真入力が低
の時は、この電流はトランジスタ２８および３０中を流
れる。真入力が低の時、トランジスタ１８および２６が
共にオフになる。トランジスタ１８がオフの時は、抵抗
７０中を電流が流れず、トランジスタ２４のゲートの電
圧が電源レベルと同じになる。真入力が低から高へと遷
移する時、トランジスタ１８がオンになり、抵抗７０中
を電流が流れる。トランジスタ２４のゲート電圧は降下
はするが、まだトランジスタ２４をオンにするのに十分
な高さである。トランジスタ２４は、実際には常にオン
になっており、したがって論理状態間の切替えの際に充
電する必要はない。この効果によって、論理回路の速度
が向上する。また真入力が高の時にトランジスタ２４の
ゲート・バイアスがより低くなるために、出力信号スイ
ングが改善される。利得段の電圧スイングは、電源電圧
と、トランジスタ２６および３０の共通ソースの電圧の
差によって制限される。トランジスタ２４をその非飽和
領域で動作させ、ゲート−ソース電圧を低下させると、
この差が増加する。抵抗７０は、トランジスタ２４に、
飽和領域から外れさせるが、まだ論理状態を素早く切り
替えるのに十分な電流を流させるようなバイアスをかけ
る働きをする。トランジスタ２８と抵抗７２も、トラン
ジスタ２４と抵抗７０と同様に動作する。

【００２１】利得段の真出力は、トランジスタ３０のド
レインの電圧であり、利得段の補出力は、トランジスタ
２６のドレインの出力である。これらの電圧は１．６Ｖ
と３．４Ｖの間でスイングする。利得段の出力は、それ
ぞれ２つのソース・ホロワ段からなる別々の出力緩衝回
路に、それぞれ接続される。これら４つのソース・ホロ
ワ段は、２つの入力ソース・ホロワ段から分離されてい
る。利得段の真出力は、１つのソース・ホロワ段の一部
であるトランジスタ３８に接続される。トランジスタ３
８、トランジスタ４０およびダイオード６２が、この第
３ソース・ホロワを形成する。第４ソース・ホロワは、
トランジスタ４４、トランジスタ５２およびダイオード
６６から形成される。第３ソース・ホロワは、利得段か
らの出力を下に１．０Ｖだけレベル・シフトする。第４
ソース・ホロワは、第３ソース・ホロワの出力をさらに
下に０．４Ｖだけレベル・シフトする。第３ソース・ホ
ロワは、ＶＲＥＦ１を補償として使用して、ダイオード
６２の両端間の電圧の負の温度係数を打ち消す。第４ソ
ース・ホロワ段は、ＶＲＥＦ１の電圧反映を使用できな
い。というのは、ドレイン−ソース電圧が数ｍＶまで降
下した時、一番下のＦＥＴが飽和状態でなくなるからで
ある。その代わりに、第４ソース・ホロワは、利得段の
補出力に接続されたソース・ホロワに交差結合されたデ
ィプレッション形トランジスタ５２を使用する。

【００２２】第５および第６のソース・ホロワは、第３
および第４のソース・ホロワが提供するのと同じ機能を
提供するが、利得段の補出力に接続されている点だけが
異なる。第６ソース・ホロワは、第４ソース・ホロワに
交差結合されたディプレッション形トランジスタを使用
する。第６ソース・ホロワは、第４ソース・ホロワと同
じ理由からＶＲＥＦ１を使用することができない。交差
結合されたプルダウン用のディプレッション形トランジ
スタは、抵抗やゲート−ソース電圧固定時のトランジス
タなどの固定式プルダウン・デバイスに比べて、立上り
時間と立下り時間がより高速である。正出力９０が低に
なる時、負出力８８が高になり、トランジスタ５２のゲ
ート−ソース電圧が増加する。これによって、トランジ
スタ５２のドレイン電流が増加し、そのために次の回路
の負荷容量がより迅速に放電される。正出力９０が高に
なる時、負出力８８が低になり、トランジスタ５２のド
レイン電流が減少する。したがって、トランジスタ４４
からの電流をより多く使用して、負荷容量を充電するこ
とができる。トランジスタ５２が固定電流シンク（抵抗
またはトランジスタ）であったならば、トランジスタ４
４からの電流の一部がその電流シンクによって奪われ、
負荷容量の充電がより遅くなり、回路全体の速度が低下
するはずである。

【００２３】ディプレッション形トランジスタのドレイ
ン（負出力８８と正出力９０）が、この変換器回路の出
力である。図５に、この変換器回路の電気的応答を示
す。波形５１０は、変換器回路２６０の正入力８４への
入力波形である。波形５２０は、変換器回路２６０の正
出力９０である。図５は、正出力９０にＳＢＬインバー
タ回路による負荷がかかっている変換器回路２６０の、
正入力８４と正出力９０を、時間に関してプロットした
図である。この変換器回路への入力が高（約３．０Ｖ）
の時、出力は約０．７Ｖで高である。高から低に遷移し
て、この変換器回路が応答を開始するのに、約１００ピ
コ秒を要する。高から低への遷移には、約２００ピコ秒
を要する。正入力８４の低レベルは、約２．４Ｖであ
り、正出力９０の低レベルは、約０Ｖである。低から高
への遷移には、約２００ピコ秒を要し、その応答に約１
００ピコ秒の遅延がある。

【００２４】

【発明の効果】本発明の変換器回路を用いると、異なる
タイプの回路ファミリを、同一の集積回路チップ上で安
価に設計することが可能になる。したがって、ＤＣＳ形
回路を使用して、高性能動作を実施し、ＳＢＬ回路を使
用して、効率的な回路設計で複雑な論理回路を実施する
ことができる。この種の統合化は、多くの応用分野に重
要であり、集積設計を用いて多数の光データ・リンクを
製造する光データ・ネットワークに特に重要である。

【図面の簡単な説明】

【図１】本発明の回路の概略図である。

【図２】本発明の変換器回路を使用して実施される光受
信器のブロック図である。

【図３】本発明の入力回路の概略図である。

【図４】本発明の出力回路の概略図である。

【図５】本発明における入力電圧と出力電圧を時間の関
数として示す図である。

【符号の説明】

３電源４電源５接地１０エンハンスメント形トランジスタ１２エンハンスメント形トランジスタ１４エンハンスメント形トランジスタ１６エンハンスメント形トランジスタ１８エンハンスメント形トランジスタ２０エンハンスメント形トランジスタ２２エンハンスメント形トランジスタ２４エンハンスメント形トランジスタ２６エンハンスメント形トランジスタ２８エンハンスメント形トランジスタ３０エンハンスメント形トランジスタ３２エンハンスメント形トランジスタ３４エンハンスメント形トランジスタ３６エンハンスメント形トランジスタ３８エンハンスメント形トランジスタ４０エンハンスメント形トランジスタ４２エンハンスメント形トランジスタ４４エンハンスメント形トランジスタ５０ディプレッション形トランジスタ５２ディプレッション形トランジスタ５４ディプレッション形トランジスタ５６ダイオード５８ダイオード６０ダイオード６２ダイオード６４ダイオード６６ダイオード６８ダイオード７０抵抗７２抵抗７４抵抗７６抵抗７８抵抗８０抵抗８２抵抗８４抵抗８４正入力８６負入力８８負出力９０正出力

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョン・ファーリー・エウェンアメリカ合衆国10598、ニューヨーク州ヨークタウン・ハイツ、ディアホーント・ストリート 3441

Claims

【特許請求の範囲】

【請求項１】第１最小電圧レベルを有する第１および第
２の入力を受け取り、前記第１および第２の入力を、前
記第１最小電圧レベルより低い電圧レベルにシフトする
入力段と、前記入力段の出力に接続され、第２最小電圧レベルより
大きい電圧レベルを有する信号を発生する利得段と、前記利得段からの信号を、前記第２最小電圧レベルより
小さい電圧レベルにシフトする出力段と、を備える電圧レベル変換回路。
【請求項２】前記第１最小電圧レベルが、２．４Ｖであ
り、前記第２最小電圧レベルが、１．６Ｖであることを特徴
とする、請求項１に記載の電圧レベル変換回路。
【請求項３】前記入力段が、ソース・ホロワと第１電圧
基準回路とを備え、前記ソース・ホロワが、第１トランジスタと第２トラン
ジスタとの間に直列に接続されたダイオードを有し、前
記第１トランジスタが前記入力を受け取り、前記ダイオ
ードと前記第２トランジスタとの間の接続が前記利得段
に接続され、前記第２トランジスタのゲートが前記第１電圧基準回路
に接続されていることを特徴とする、請求項１に記載の
電圧レベル変換回路。
【請求項４】前記出力段が少なくとも２つのソース・ホ
ロワを備え、第１のソース・ホロワが前記利得段の真出
力に接続され、第２のソース・ホロワが前記利得段の補
出力に接続され、前記第１および第２の出力ソース・ホロワが、ディプレ
ッション形デバイスを有し、前記第１出力ソース・ホロ
ワのディプレッション形デバイスのゲートが、前記第２
出力ソース・ホロワのディプレッション形デバイスのド
レインに接続され、前記第１出力ソース・ホロワのディプレッション形デバ
イスのドレインが、前記第２出力ソース・ホロワのディ
プレッション形デバイスのゲートに接続されていること
を特徴とする、請求項１に記載の変換器回路。
【請求項５】光信号を電気信号に変換するための光検出
器と、コンデンサを介して前記光検出器に接続され、差信号を
発生する増幅器／バイアス回路と、前記増幅器／バイアス回路に接続され、前記差信号に応
答して真出力および補出力を発生する差動電流スイッチ
回路と、前記真出力および補出力に応答する電圧レベル変換回路
と、前記変換回路の出力を受け取るスーパー・バッファ論理
回路とを備える光受信器。
【請求項６】前記変換器回路が、第１最小電圧レベルを有する第１および第２の入力を受
け取り、前記第１および第２の入力を、前記第１最小電
圧レベルより低い電圧レベルにシフトする、入力段と、前記入力段の出力に接続され、第２最小電圧レベルより
大きい電圧レベルを有する信号を発生する利得段と、前記利得段からの信号を、前記第２最小電圧レベルより
小さい電圧レベルにシフトする出力段とを備えることを
特徴とする、請求項６に記載の光受信器。
【請求項７】前記第１最小電圧レベルが、２．４Ｖであ
り、前記第２最小電圧レベルが、１．６Ｖであることを特徴
とする、請求項６に記載の光受信器。
【請求項８】前記入力段が、ソース・ホロワと第１電圧
基準回路とを備え、前記ソース・ホロワが、第１トランジスタと第２トラン
ジスタとの間に直列に接続されたダイオードを有し、前
記第１トランジスタが前記入力を受け取り、前記ダイオ
ードと前記第２トランジスタとの間の接続が前記利得段
に接続され、前記第２トランジスタのゲートが前記第１電圧基準回路
に接続されていることを特徴とする、請求項６に記載の
光受信器。
【請求項９】前記出力段が、少なくとも２つのソース・
ホロワを備え、第１のソース・ホロワが前記利得段の真
出力に接続され、第２のソース・ホロワが前記利得段の
補出力に接続され、前記第１および第２の出力ソース・ホロワが、ディプレ
ッション形デバイスを有し、前記第１出力ソース・ホロ
ワのディプレッション形デバイスのゲートが、前記第２
出力ソース・ホロワのディプレッション形デバイスのド
レインに接続されており、前記第１出力ソース・ホロワのディプレッション形デバ
イスのドレインが、前記第２出力ソース・ホロワのディ
プレッション形デバイスのゲートに接続されていること
を特徴とする、請求項６に記載の光受信器。