ITVA20010048A1 - Circuito analogico d'ingresso con compatibilita' di modo comune versoentrambi i nodi di alimentazione - Google Patents

Circuito analogico d'ingresso con compatibilita' di modo comune versoentrambi i nodi di alimentazione Download PDF

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Description

CIRCUITO ANALOGICO D’INGRESSO CON COMPATIBILITÀ DI MODO COMUNE VERSO ENTRAMBI I NODI DI ALIMENTAZIONE CAMPO DELL’INVENZIONE
L’invenzione concerne i circuiti integrati ed in particolare un circuito di ingresso con compatibilità di modo comune verso entrambi i nodi di alimentazione.
BACKGROUND DELL’INVENZIONE
In diverse applicazioni, relative all’elaborazione analogica dei segnali, il modo comune del segnale di ingresso può variare dall’alimentazione positiva a quella negativa, come accade, ad esempio, nello standard LVDS (Low Voltage Differential Signals, con tensioni variabili da 0 a 2.4 V).
Per queste applicazioni gli stadi di ingresso dei circuiti di interfaccia debbono essere in grado di accettare un segnale con questo tipo di variazioni senza degradare in maniera apprezzabile le prestazioni dell’ amplificatore.
Le figure 1A e 1B mostrano un caso tipico in cui il circuito dell’invenzione trova applicazione.
Nel caso considerato, un segnale digitale, trasmesso su una fibra ottica, viene ricevuto da un primo circuito integrato IC1 montato su una scheda di circuito stampato. Dal primo integrato IC1, dopo elaborazione, il segnale può essere inviato tramite un certo blocco di trasmissione TRANSMIT TX, attraverso la piedinatura e le piste PCB TRACKS, ad un secondo integrato IC2 istallato sulla stessa scheda. L’integrato ricevente il segnale IC2 comunemente ha un circuito di ingresso INPUT CIRCUIT di amplificazione del segnale analogico ricevuto per renderlo disponibile, con gli opportuni livelli di tensione, all’ingresso di una circuiteria logica, CMOS LOGIC.
Mentre la trasmissione dei segnali attraverso le piste conduttrici della scheda a circuito stampato avviene comunemente in modalità differenziale secondo lo standard LVDS (Low Voltage Differential Signal), il circuito di ingresso dell’integrato ricevente il segnale IC2 potrà avere un’uscita singola (“single ended”), come nel caso rappresentato in Fig. 1A, o un’uscita differenziale, come mostrato in Fig. lB.
Nel caso che il circuito di ingresso (interfaccia) sia del tipo a uscita singola (“single ended”), il segnale di uscita avrà un certo valore medio Vavg. Nel caso di uscita differenziale il segnale sarà centrato attorno ad una certa tensione di modo comune Vcm.
Comunemente, al circuito di ingresso o interfaccia seguono altri circuiti, il primo blocco dei quali può essere esemplificato da un blocco analogico di guadagno G seguito da uno stadio buffer digitale, ma che nella pratica potrà anche essere rappresentato da un unico circuito, per esempio un inverter, avente una certa tensione di soglia per discriminare tra zeri e uni.
E’ evidente quindi che, per una corretta interpretazione dei segnali in ingresso al blocco G, sia fondamentale che l’ampiezza del segnale coincidente ad un valore logico 1 resti al di sopra di tale soglia di discriminazione e viceversa che l’ampiezza del segnale in coincidenza di valori logici zero resti al di sotto di tale soglia di discriminazione, sia nel caso di segnali di uscita single ended che differenziali.
La serie di figure da 2A a 2D mostrano l’andamento del segnale prodotto in uscita dal circuito di ingresso, sia esso ad uscita “single ended” o ad uscita differenziale, quando il segnale ricevuto in ingresso è un segnale analogico corrispondente ad una certa sequenza di uni e di zeri.
In pratica il segnale di uscita, Vout in caso di uscita single ended, o Vout+ meno Vout- nel caso di uscita differenziale, avrà un andamento come quello mostrato nelle figure, più o meno arrotondato e con una dinamica (differenza tra massimo e minimo) che può tipicamente essere compresa tra 250-400mV.
Come mostrato nelle figure, nel caso di uscita differenziale esisterà una certa tensione di modo comune Vcm mentre nel caso di uscita “single ended” esisterà una tensione di segnale media Vavg, entrambe corrispondenti al valore medio di tensione di uscita dopo una lunga sequenza di zeri e di uni alternati (figura 2B).
La soglia di commutazione del blocco di ingresso della circuiteria digitale (indicato con G nelle figure 1A e 1B), sarà fissata in modo da corrispondere o al valore medio Vavg o al valore di modo comune Vcm.
E’ pertanto un requisito fondamentale del circuito di ingresso che il segnale prodotto in uscita sia sempre perfettamente centrato rispetto a tali valori (Vavg o Vcm), in base ai quali è prestabilita la soglia di discriminazione del valore digitale di ingresso.
In questo modo, il segnale di uscita potrà quindi risultare traslato di livello rispetto al segnale di ingresso e non verranno persi dati in virtù del mantenimento nel tempo della centratura del segnale di uscita, indipendentemente dalla successione dei valori di ampiezza del segnale di ingresso, come esemplificativamente illustrato nelle figure 2c e 3A.
Se, a causa delle caratteristiche del circuito di ingresso, questa centratura del segnale di uscita rispetto al valore medio o al valore di modo comune prestabilito non fosse mantenuta nel tempo, come nel caso esemplificato in figura 3c, può accedere che un valore 1 venga interpretato dal circuito digitale in cascata al circuito di ingresso come uno zero (o viceversa), risultando il segnale al di sotto (al di sopra) della soglia di commutazione, qualora, una sufficientemente lunga sequenza di zeri (o uni) in ingresso determini uno spostamento del punto di lavoro del nodo di uscita, o verso massa nel caso di una lunga sequenza di zeri, come nel caso rappresentato in figura 3c, o verso la tensione di alimentazione nel caso di una prolungata sequenza di uni.
DISCUSSIONE DELLA TECNICA NOTA
Una soluzione nota e comunemente seguita per realizzare il circuito di ingresso è mostrata in figura 4 e consiste in due amplificatori operazionali (Op-Amp), dei quali uno ha compatibilità di modo comune rispetto all’alimentazione (Vdd) e l’altro rispetto alla massa (GND) e le cui due uscite in tensione, entrambe “single-ended”, vengono cortocircuitate ottenendo l’uscita “single-ended” dell’intero circuito.
Questa soluzione circuitale presenta i seguenti svantaggi.
- L’uscita è “single-ended” e viene ottenuta cortocircuitando le uscite dei due amplificatori operazionali che quindi possono andare in conflitto. Questo può contribuire a rallentare il sistema perché il circuito deve funzionare anche quando le due parti sono in opposizione, e questo accade quando, a causa del modo comune sbilanciato o in alto (Vdd) o in basso (GND), una delle due coppie di transistori d’ingresso dei due operazionali comincia a spegnersi.
- 11 nodo di uscita Vout è un nodo ad alta impedenza: quindi ad alto guadagno e di conseguenza lento. L’alta impedenza fa sì che, in presenza di particolari sequenze di ingresso, si possono perdere dei dati, secondo il meccanismo della figura 3c. Infatti l’alta impedenza risulta, in un IC, in serie con una capacita’ parassita verso il substrato, creando un polo di bassa frequenza, che integra il segnale di uscita centrandolo su di un valor medio di breve periodo, col risultato illustrato appunto in figura 3c.
- Sono necessarie due tensioni di riferimento, VBP2 e VBN2 , la cui generazione richiede ulteriore area di silicio.
SCOPO E SOMMARIO DELL’INVENZIONE
I sopra indicati svantaggi e criticità dei circuiti noti sono efficacemente superati dal circuito di ingresso per segnali analogici della presente invenzione.
Il circuito di ingresso dell’invenzione, qualora dimensionato correttamente, offre una piena compatibilità di modo comune di ingresso verso entrambi i nodi di alimentazione e provvede un’uscita a bassa impedenza, eliminando cosi’ il rischio di perdita di dati, con una configurazione circuitale relativamente semplice e integrabile con minor dispendio d’area rispetto ai circuiti noti.
Il circuito di ingresso dell’invenzione è composto da
• una coppia di stadi differenziali di ingresso a transconduttanza, ai rispettivi nodi di ingresso dei quali, connessi in parallelo tra loro, è accoppiato il segnale di ingresso, uno stadio di detta coppia è progettato per avere compatibilità di modo comune rispetto al nodo di alimentazione a potenziale più elevato e l’altro stadio per avere compatibilità di modo comune rispetto al nodo di alimentazione al potenziale più basso;
• uscite differenziali in corrente di detta coppia di stadi a transconduttanza di ingresso sono sommate in modo differenziale su nodi circuitali di ingresso primo e secondo di uno stadio differenziale di conversione del segnale differenziale di corrente applicato su detti nodi di ingresso primo e secondo in un segnale differenziale di tensione amplificato di uscita.
Il circuito di ingresso dell’invenzione ha una impedenza di uscita relativamente bassa consentendo all’uscita un’elevata velocità e quindi un’accentuata stabilità del punto di lavoro
BREVE DESCRIZIONE DEI DISEGNI
Il circuito dell’ invenzione e i suoi aspetti peculiari e vantaggi saranno più facilmente messi in luce attraverso la seguente descrizione dettagliata di una forma di realizzazione e facendo riferimento ai disegni allegati, nei quali:
la sequenza di Figure da 1A a 3B, come già discusso sopra, illustrano graficamente certe condizioni di funzionamento di un circuito di ingresso; la Figura 3c mostra un meccanismo di possibile perdita di dati e introduzione di un indesiderato ritardo a causa di uno spostamento del punto di lavoro di un circuito di ingresso;
la Figura 4 mostra un circuito di ingresso di tipo noto già discusso sopra composto da due amplificatori operazionali alimentati in parallelo con il medesimo segnale di ingresso e le cui uscite sono cortocircuitate a costituire l’uscita single-ended del segnale amplificato;
la Figura 5 è uno schema di principio del circuito di ingresso della presente invenzione;
la Figura 6 mostra lo schema di una forma di realizzazione del circuito dell’ invenzione;
la Figura 7 è un diagramma circuitale di principio del circuito di ingresso dell’ invenzione secondo una forma di realizzazione della Fig. 6; la Figura 8 riproduce lo schema circuitale della Fig. 7 con i relativi dati di analisi circuitale;
la Figura 9 riproduce lo schema circuitale della Fig. 7 con i relativi dati di analisi del modo comune;
la Figura 10 riproduce lo schema circuitale della Fig. 7 con i dati di analisi del modo differenziale.
DESCRIZIONE DI UNA FORMA DI REALIZZAZIONE DELL’INVENZIONE
Con riferimento allo schema di principio mostrato in figura 5, il circuito di ingresso dell’invenzione si basa concettualmente sull’impiego di due circuiti a transconduttanza, gm1 e gm2, in parallelo di ingresso, dei quali uno (gm1) è compatibile rispetto all’alimentazione e l’altro (gm2) rispetto a massa, e le cui uscite in corrente e vengono sommate in modo differenziale ed il risultante segnale differenziale di corrente Idiff viene convertito, in uscita, in una tensione differenziale disponibile ai nodi Vout+ e
Vout-In maniera efficace quanto semplice, il circuito dell’invenzione della figura 5 può essere realizzato impiegando i circuiti di due amplificatori operazionali, rispettivamente OA1 e OA2, solo il secondo dei quali include uno stadio convertitore di uscita I το V CONVERTER, come schematizzato in Figura 6 tramite il perimetro a linea a tratti.
La figura 7 mostra uno diagramma circuitale che realizza lo schema di principio della figura 6, composto dai due amplificatori operazionali, OA1 e OA2, in parallelo.
Come sarà analizzato in seguito, OA1 risulta essere compatibile rispetto alla massa GND se il processo di fabbricazione del circuito produce tensioni di soglia di accensione per i transistori MOS a canale P ed N della coppia di transistori di ingresso M3 e M4 tali che VthN < Vthp , mentre OA2 risulta compatibile rispetto all’ alimentazione Vdd, in virtù di un adatto dimensionamento dei suoi componenti, come sarà illustrato in seguito.
Il funzionamento del circuito è facilmente verificabile considerando le figure 8, 9 e 10, nelle quali sono riportati i dati e i parametri di analisi, rispettivamente di funzionamento del circuito di ingresso, di modo comune e di modo differenziale.
La tensione di segnale differenziale di ingresso,
viene applicata contemporaneamente agli ingressi dei due operazionali, OA1 e OA2.
In OA1, le risultanti correnti differenziali, vengono trasferite in uscita tramite i due specchi CM_1 e CM_2 con un appropriato rapporto di specchiaggio K.
La tensione differenziale di uscita,
è data da
Osservando la figura 9, La tensione di modo comune di uscita è data da:
e risulta prefissatole scegliendo R, K, IG1 e IG2.
Viene ora dimostrata la compatibilità del modo comune di ingresso rispetto sia alla massa che all’ alimentazione.
Iniziando l’analisi da OA1 (riferendoci anche allo schema della Fig. 8), la tensione gate-source del MOS M1 (e analogamente per M2) è data da
dove la tensione di soglia per un MOS a canale N è definita come: VthN > 0, e Vod1 è la tensione di “overdrive” (sovrapilotaggio) del MOS M1 tale da produrre, per l’“aspect ratio” (W1/L1) che è stato scelto, la corrente IG1 se il MOS M1 lavora in saturazione.
La condizione di saturazione richiede che VDS1 sia tale che:
Naturalmente, per il MOS Mi la connessione a diodo assicura che questa condizione sia verificata
Il valore della tensione di overdrive Vod1 è determinato dalla ben nota relazione
che lega tensione di overdrive alla corrente erogata per MOS P ed N.
La somma delle tensioni (modo comune) su M3 ed M1 è data da
ove VthP e V0d3 sono le tensioni di soglia e di overdrive del MOS M3, per le quali valgono le stesse considerazioni fatte per Mi.
La tensione di soglia per un MOS P è definita come: Vthp < 0, ed anche o0d3 risulta essere negativa.
Sarà ora mostrato sotto quali condizioni OA1 risulta essere compatibile rispetto alla massa GND, partendo da una condizione di funzionamento in saturazione.
Si supponga, a questo scopo, che la tensione di ingresso di modo comune diminuisca (Fig. 8 e 9).
La corrente IGI resta costante, quindi le tensioni VGS1 e VGS3 restano costanti, mentre le tensioni VDS3 e VGD3 diminuiscono e la tensione VG1 aumenta. Questo può continuare fino a che i MOS M3 ed M1 funzionano in saturazione, cioè fino a che VGD3 > VthP (cioè, tenendo conto del segno negativo di con VGD3 negativo) e conseguentemente
Se, continuando a scendere Vin cm, , la tensione VGD3 diminuisce al di sotto del valore negativo della tensione di soglia VthP, allora M3 esce dalla saturazione ed entra in zona lineare.
La corrente IG1 resta costante, ma la tensione VGS3 aumenta, diminuisce la tensione VGD3 al di sotto di e positivo), e la tensione somma, VDS3 diminuisce, ma meno rapidamente di quando M3 era in saturazione.
In altre parole, il punto di lavoro si sposta, a corrente costante, su curve caratteristiche corrispondenti a VGS crescenti.
La tensione VG1 aumenta, ma di poco.
Il MOS M1 continua a lavorare in saturazione. Naturalmente questo comportamento è indesiderato in questo caso, perché un amplificatore funziona correttamente solo se entrambi i MOS M3 e M4 lavorano in saturazione.
La condizione limite perché M3 ed M4 siano in saturazione è che risulti, considerando la condizione al limite di saturazione (per cui
per cui, per avere compatibilità del modo comune rispetto alla massa
0), occorre che la seguente condizione venga rispettata:
(perché è stato definito negativo).
Al contrario, OA1 non risulta compatibile verso l’alimentazione Vdd. Infatti può aumentare sino a che la tensione sul generatore di corrente Gl è tale da permetterne il funzionamento come generatore di corrente, dopo di che IG1 incomincia a diminuire e progressivamente Γ amplificatore si spegne, mentre i MOS M3 ed M1 continuano si’ a lavorare in saturazione, ma con correnti continuamente decrescenti.
Ciò si osserva immediatamente considerando che il generatore G1 viene implementato mediante MOS P, per i quali valgono considerazioni analoghe alle precedenti, cioè occorre che perché i MOS funzionino in saturazione.
Al diminuire di VG1 diminuisce la tensione di overdrive e di conseguenza la corrente erogata, sino a che il MOS si spegne.
È da notare però che lo spegnimento è graduale e non improvviso. Ciò rappresenta un evidente vantaggio in molte applicazioni.
Naturalmente ragionamenti analoghi valgono anche per M4 e M2 .
La compatibilità verso l’alimentazione è data dal secondo amplificatore operazionale OA2.
Analogamente a quanto descritto per OA1, la tensione VDGG può diventare negativa ma non superare, in modulo, quindi occorre che
Se questa relazione è verificata, M6 funziona correttamente in saturazione anche quando altrimenti andrebbe in zona lineare. Ragionamenti analoghi valgono anche per M7.
Riassumendo le considerazioni precedenti, la compatibilità verso l’alimentazione è ottenuta da OA2 mediante un adatto dimensionamento dei transistori MOS e delle resistenze R, la compatibilità rispetto a massa, realizzata da OA1, richiede che gli overdrive dei transistori CMOS N degli specchi CM_1 e CM_2 siano piccoli, ed è necessario che sia maggiore della
Tra i vantaggi più evidenti del circuito di ingresso dell’invenzione sono: la semplicità di progetto, la semplicità di implementazione non richiedendo altri elementi circuitali oltre quelli mostrati dallo schema stesso, una bassa impedenza delle uscite ed un ridotto requisito di area.

Claims (4)

  1. RIVENDICAZIONI 1. Circuito di ingresso per segnali analogici con un certo modo comune atto a produrre in uscita un segnale differenziale amplificato
    con modo comune costante ed anche diverso da quello del segnale differenziale di ingresso avente compatibilità di modo comune di ingresso verso entrambi i nodi di alimentazione (Vdd, GND), caratterizzato dal fatto che comprende • una coppia di stadi differenziali di ingresso a transconduttanza
    ai rispettivi nodi di ingresso dei quali, connessi in parallelo tra loro, è accoppiato detto segnale di ingresso e producenti rispettivi segnali differenziali di corrente uno stadio (gm1) di detta coppia avente compatibilità di modo comune rispetto al nodo di alimentazione a potenziale più elevato (Vdd) e l’altro stadio (gm2) avente compatibilità di modo comune rispetto al nodo di alimentazione al potenziale più basso (GND); • uno stadio differenziale di conversione da corrente a tensione (I TO V CONVERTER), SU nodi di ingresso primo e secondo del quale i rispettivi segnali differenziali di corrente prodotti da detta coppia di stadi a transconduttanza di ingresso sono sommati in modo differenziale, producente in uscita detto segnale amplificato
  2. 2. Il circuito di ingresso secondo la rivendicazione 1, caratterizzato dal fatto che è composto da un primo amplificatore operazionale (OA1) con compatibilità di modo comune rispetto a massa (GND) e da un secondo amplificatore operazionale (OA2) con compatibilità di modo comune rispetto all’ alimentazione (Vdd) funzionanti in parallelo, in termini di rispettivi percorsi di segnale.
  3. 3. Il circuito di ingresso secondo la rivendicazione 2, caratterizzato dal fatto che la compatibilità di modo comune verso massa di detto primo amplificatore operazionale (OA1) è stabilita realizzando i transistori MOS a canale p e i transistori MOS a canale n componenti la coppia di transistori di ingresso (M3, M4) dell’ amplificatore operazionale (AOl) con rispettive soglie di accensione soddisfacenti la disuguaglianza: dove il termine Vodi è la tensione di sovrapilotaggio dei transistori
    componenti rispettivi specchi di corrente di detti amplificatori operazionali.
  4. 4. Il circuito di ingresso secondo la rivendicazione 3, caratterizzato dal fatto che la compatibilità di modo comune verso all’ alimentazione (Vdd) di detto secondo amplificatore operazionale è stabilita dimensionando la coppia di resistenze di carico (di valore R) della coppia di transistori di ingresso di detto secondo amplificatore operazionale (AO2) ed il rapporto di specchiatura (K) di detti specchi di corrente (CM_1, CM_2) in modo da soddisfare la disuguaglianza: dove
    sono le correnti di polarizzazione, rispettivamente di detto primo amplificatore operazionale (AO1) e di detto secondo amplificatore operazionale (AO2).
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7702293B2 (en) * 2001-11-02 2010-04-20 Nokia Corporation Multi-mode I/O circuitry supporting low interference signaling schemes for high speed digital interfaces
US7183851B2 (en) * 2004-06-30 2007-02-27 Intel Corporation Differential dual port current conveyor circuit
US7382183B2 (en) * 2006-07-18 2008-06-03 Microchip Technology Incorporated Minimizing switching noise and its effects in auto-zeroed amplifiers
WO2012083460A1 (en) * 2010-12-23 2012-06-28 Kaben Wireless Silicon Inc. Multiple filters with low voltage and charge domain sampling
US8552788B2 (en) 2011-09-15 2013-10-08 Analog Devices, Inc. Apparatus and methods for adaptive common-mode level shifting
US8432222B2 (en) * 2011-09-15 2013-04-30 Analog Devices, Inc. Apparatus and methods for electronic amplification
US20130100168A1 (en) * 2011-10-19 2013-04-25 Po-Shen Lin Overdrive controlling system for liquid crystal display
US20160181983A1 (en) * 2014-12-19 2016-06-23 Qualcomm Incorporated Low power operational transconductance amplifier
JPWO2021084809A1 (it) * 2019-10-29 2021-05-06

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5345190A (en) * 1993-08-02 1994-09-06 Motorola, Inc. Modular low voltage filter with common mode feedback
FI102647B1 (fi) * 1997-04-22 1999-01-15 Nokia Mobile Phones Ltd Ohjelmoitava vahvistin
US6538507B2 (en) * 2001-02-28 2003-03-25 Intersil Americas, Inc. Automatic gain control circuit with high linearity and monotonically correlated offset voltage

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Publication number Publication date
US20030122624A1 (en) 2003-07-03
US6759905B2 (en) 2004-07-06

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