JPH118522A - ディジタル受信回路 - Google Patents
ディジタル受信回路Info
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- JPH118522A JPH118522A JP9160721A JP16072197A JPH118522A JP H118522 A JPH118522 A JP H118522A JP 9160721 A JP9160721 A JP 9160721A JP 16072197 A JP16072197 A JP 16072197A JP H118522 A JPH118522 A JP H118522A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/60—Receivers
- H04B10/66—Non-coherent receivers, e.g. using direct detection
- H04B10/69—Electrical arrangements in the receiver
- H04B10/693—Arrangements for optimizing the preamplifier in the receiver
- H04B10/6933—Offset control of the differential preamplifier
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- Electromagnetism (AREA)
- Optical Communication System (AREA)
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Abstract
(57)【要約】
【課題】 ディジタル受信回路を容易に１チップ集積化
する。 【解決手段】 差動出力増幅回路２を用い、この差動出
力について識別回路で２値化識別を行う。またピーク検
出回路５及び６、平均値検出回路８、演算増幅器７及び
１０並びにトランジスタ３，４を設け、差動出力に応じ
て差動出力増幅回路２の入力インピーダンス及びオフセ
ットを制御する。 【効果】 従来必要であった交流結合用のコンデンサが
不要になり、全ＤＣ結合できかつ最小限の部品点数で、
容易に１チップ集積化することができる。
する。 【解決手段】 差動出力増幅回路２を用い、この差動出
力について識別回路で２値化識別を行う。またピーク検
出回路５及び６、平均値検出回路８、演算増幅器７及び
１０並びにトランジスタ３，４を設け、差動出力に応じ
て差動出力増幅回路２の入力インピーダンス及びオフセ
ットを制御する。 【効果】 従来必要であった交流結合用のコンデンサが
不要になり、全ＤＣ結合できかつ最小限の部品点数で、
容易に１チップ集積化することができる。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル受信回路
に関し、特に光データリンク用のＩＣ化された光受信回
路に関する。
に関し、特に光データリンク用のＩＣ化された光受信回
路に関する。
【０００２】
【従来の技術】光データリンクの送受信器においては、
高速化，小型化，低価格化，低消費電力化，プラスチッ
ク光ファイバ等の安価で損失の大きい伝送路に対応した
広受信ダイナミックレンジ化が望まれている。
高速化，小型化，低価格化，低消費電力化，プラスチッ
ク光ファイバ等の安価で損失の大きい伝送路に対応した
広受信ダイナミックレンジ化が望まれている。
【０００３】従来の広受信ダイナミックレンジ光受信回
路の構成が図５に示されている。この従来の回路は、フ
ォトダイオード１と、プリアンプ部１５と、ポストアン
プ部１６とで構成されている。そして、プリアンプ部１
５とポストアンプ部１６との間はコンデンサ２３を用い
た交流結合で接続されている。
路の構成が図５に示されている。この従来の回路は、フ
ォトダイオード１と、プリアンプ部１５と、ポストアン
プ部１６とで構成されている。そして、プリアンプ部１
５とポストアンプ部１６との間はコンデンサ２３を用い
た交流結合で接続されている。
【０００４】プリアンプ部１５は、特開昭６２−２５７
２０４号公報で述べられているように、反転型トランス
インピーダンスアンプ１１と、エミッタがトランスイン
ピーダンスアンプ１１の入力端に接続され、かつコレク
タが正電源に接続されたｎｐｎ型トランジスタ３と、コ
レクタがトランスインピーダンスアンプ１１の入力端に
接続され、かつエミッタが負電源に接続されたｎｐｎ型
トランジスタ４と、トランスインピーダンスアンプ１１
の出力について非反転増幅及びレベルシフトを行う定電
圧源１９及び演算増幅器２０と、演算増幅器２０の出力
のピーク値を検出して保持し、トランジスタ３のベース
に出力するピーク検出回路１７と、トランスインピーダ
ンスアンプ１１の出力について反転増幅及びレベルシフ
トを行う定電圧源２１及び演算増幅器２２と、演算増幅
器２２の出力のピーク値を検出して保持し、トランジス
タ４のベースに出力するピーク検出回路１８とを含んで
構成されている。
２０４号公報で述べられているように、反転型トランス
インピーダンスアンプ１１と、エミッタがトランスイン
ピーダンスアンプ１１の入力端に接続され、かつコレク
タが正電源に接続されたｎｐｎ型トランジスタ３と、コ
レクタがトランスインピーダンスアンプ１１の入力端に
接続され、かつエミッタが負電源に接続されたｎｐｎ型
トランジスタ４と、トランスインピーダンスアンプ１１
の出力について非反転増幅及びレベルシフトを行う定電
圧源１９及び演算増幅器２０と、演算増幅器２０の出力
のピーク値を検出して保持し、トランジスタ３のベース
に出力するピーク検出回路１７と、トランスインピーダ
ンスアンプ１１の出力について反転増幅及びレベルシフ
トを行う定電圧源２１及び演算増幅器２２と、演算増幅
器２２の出力のピーク値を検出して保持し、トランジス
タ４のベースに出力するピーク検出回路１８とを含んで
構成されている。
【０００５】ポストアンプ部１６は、差動出力リミッテ
ィングアンプ２４と、このリミッティングアンプ２４の
正相出力及び逆相出力の差電圧の正負に応じて論理
「１」及び「０」のいずれか一方を出力する識別回路１
４とを含んで構成されている。
ィングアンプ２４と、このリミッティングアンプ２４の
正相出力及び逆相出力の差電圧の正負に応じて論理
「１」及び「０」のいずれか一方を出力する識別回路１
４とを含んで構成されている。
【０００６】次に、従来の光受信回路のプリアンプ部１
５の動作を図６を用いて説明する。同図は、光検出器で
あるフォトダイオード１から流入するフォトカレントパ
ルスの振幅とＢ点の出力電圧との関係を示したものであ
る。入力電流振幅が小さい場合は、低雑音化のためトラ
ンジスタ３，４ともにオフ（Ｔｒ３ｏｆｆ，Ｔｒ４ｏｆ
ｆ）となるようにバイアスされている。このため、プリ
アンプ部１５は、反転型トランスインピーダンスアンプ
１１の線形動作となる。よって、入力電流振幅の増大と
ともに、マーク部に相当するＢ点の電圧ＢＭは降下し、
スペース部に相当するＢ点の電圧ＢＳは一定となる。
５の動作を図６を用いて説明する。同図は、光検出器で
あるフォトダイオード１から流入するフォトカレントパ
ルスの振幅とＢ点の出力電圧との関係を示したものであ
る。入力電流振幅が小さい場合は、低雑音化のためトラ
ンジスタ３，４ともにオフ（Ｔｒ３ｏｆｆ，Ｔｒ４ｏｆ
ｆ）となるようにバイアスされている。このため、プリ
アンプ部１５は、反転型トランスインピーダンスアンプ
１１の線形動作となる。よって、入力電流振幅の増大と
ともに、マーク部に相当するＢ点の電圧ＢＭは降下し、
スペース部に相当するＢ点の電圧ＢＳは一定となる。
【０００７】入力電流振幅が増加すると、トランジスタ
４，ピーク検出器１８，定電圧源２１及び演算増幅器２
２で構成されるオフセット制御ループにおいて、マーク
部に相当する電圧がピーク検出回路１８で検出される。
これにより、トランジスタ４がオン（Ｔｒ４ｏｎ）とな
り、マーク部に相当するＢ点の電圧が一定に保たれる。
よって、入力電流振幅の増加とともにスペース部に相当
するＢ点の電圧が上昇する。
４，ピーク検出器１８，定電圧源２１及び演算増幅器２
２で構成されるオフセット制御ループにおいて、マーク
部に相当する電圧がピーク検出回路１８で検出される。
これにより、トランジスタ４がオン（Ｔｒ４ｏｎ）とな
り、マーク部に相当するＢ点の電圧が一定に保たれる。
よって、入力電流振幅の増加とともにスペース部に相当
するＢ点の電圧が上昇する。
【０００８】入力電流振幅が更に増加すると、上記のオ
フセット制御ループの動作に加え、トランジスタ３，ピ
ーク検出器１７，定電圧源１９及び演算増幅器２０で構
成される入力インピーダンス制御ループにおいて、スペ
ース部に相当する電圧がピーク検出回路１７で検出され
る。これにより、トランジスタ３がオン（Ｔｒ３ｏｎ）
となって入力インピーダンスが低減される。よって、入
力電流パルスの交流成分はトランジスタ３に、直流成分
はトランジスタ４に夫々流出し、ごく一部のみがトラン
スインピーダンスアンプ１１に入力される。かくして、
入力電流振幅が増加しても、マーク部及びスペース部に
夫々相当するＢ点の電圧ＢＭ及びＢＳが一定に保たれる
自動利得制御がなされる。これにより、トランスインピ
ーダンスアンプ１１と比較すると入力ダイナミックレン
ジが飛躍的に増大する。
フセット制御ループの動作に加え、トランジスタ３，ピ
ーク検出器１７，定電圧源１９及び演算増幅器２０で構
成される入力インピーダンス制御ループにおいて、スペ
ース部に相当する電圧がピーク検出回路１７で検出され
る。これにより、トランジスタ３がオン（Ｔｒ３ｏｎ）
となって入力インピーダンスが低減される。よって、入
力電流パルスの交流成分はトランジスタ３に、直流成分
はトランジスタ４に夫々流出し、ごく一部のみがトラン
スインピーダンスアンプ１１に入力される。かくして、
入力電流振幅が増加しても、マーク部及びスペース部に
夫々相当するＢ点の電圧ＢＭ及びＢＳが一定に保たれる
自動利得制御がなされる。これにより、トランスインピ
ーダンスアンプ１１と比較すると入力ダイナミックレン
ジが飛躍的に増大する。
【０００９】
【発明が解決しようとする課題】上述した従来の光受信
回路には、小型化，低消費電力化，低価格化に不可欠
な、プリアンプ部とポストアンプ部とを一体化する１チ
ップＩＣ化や部品点数の削減が困難であるという問題点
があった。
回路には、小型化，低消費電力化，低価格化に不可欠
な、プリアンプ部とポストアンプ部とを一体化する１チ
ップＩＣ化や部品点数の削減が困難であるという問題点
があった。
【００１０】すなわち、１チップＩＣ化のためには回路
の全ＤＣ結合化が必要である。ところが、従来の受信回
路ではプリアンプ部１５の出力のＤＣレベルが入力振幅
に応じて変動するので、プリアンプ部とポストアンプ部
との間に、ＩＣに外付けするコンデンサ２３を用いた交
流結合が必要となる。このため、部品点数及び消費電力
の増加を招くという欠点がある。
の全ＤＣ結合化が必要である。ところが、従来の受信回
路ではプリアンプ部１５の出力のＤＣレベルが入力振幅
に応じて変動するので、プリアンプ部とポストアンプ部
との間に、ＩＣに外付けするコンデンサ２３を用いた交
流結合が必要となる。このため、部品点数及び消費電力
の増加を招くという欠点がある。
【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は全ＤＣ結合で
きかつ最小限の部品点数で、容易に１チップ集積化する
ことのできるディジタル受信回路を提供することであ
る。
るためになされたものであり、その目的は全ＤＣ結合で
きかつ最小限の部品点数で、容易に１チップ集積化する
ことのできるディジタル受信回路を提供することであ
る。
【００１２】
【課題を解決するための手段】本発明によるディジタル
受信回路は、入力光を電気信号に変換する光電変換素子
と、前記光電変換素子の出力を入力とする差動出力増幅
回路と、この差動出力に応じて該差動出力増幅回路のオ
フセット及び入力インピーダンスを制御する制御回路と
を含み、前記差動出力について２値化識別を行うディジ
タル受信回路であって、前記差動出力のピーク値を夫々
検出する第１及び第２のピーク検出回路と、前記第１及
び第２のピーク検出回路によって検出した２つのピーク
値の差を検出するピーク差検出回路と、前記ピーク差検
出回路の検出結果に応じて前記差動出力増幅回路のオフ
セットを制御するオフセット制御回路と、前記第１及び
第２のピーク検出回路によって検出した２つのピーク値
の平均値を求める平均値検出回路と、この求めた平均値
を所定基準電圧と比較する比較回路と、前記比較回路の
比較結果に応じて前記差動出力増幅回路の入力インピー
ダンスを制御する入力インピーダンス制御回路とを含む
ことを特徴とする。
受信回路は、入力光を電気信号に変換する光電変換素子
と、前記光電変換素子の出力を入力とする差動出力増幅
回路と、この差動出力に応じて該差動出力増幅回路のオ
フセット及び入力インピーダンスを制御する制御回路と
を含み、前記差動出力について２値化識別を行うディジ
タル受信回路であって、前記差動出力のピーク値を夫々
検出する第１及び第２のピーク検出回路と、前記第１及
び第２のピーク検出回路によって検出した２つのピーク
値の差を検出するピーク差検出回路と、前記ピーク差検
出回路の検出結果に応じて前記差動出力増幅回路のオフ
セットを制御するオフセット制御回路と、前記第１及び
第２のピーク検出回路によって検出した２つのピーク値
の平均値を求める平均値検出回路と、この求めた平均値
を所定基準電圧と比較する比較回路と、前記比較回路の
比較結果に応じて前記差動出力増幅回路の入力インピー
ダンスを制御する入力インピーダンス制御回路とを含む
ことを特徴とする。
【００１３】また、本発明による他のディジタル受信回
路は、入力光を電気信号に変換する光電変換素子と、前
記光電変換素子の出力を増幅するトランスインピーダン
スアンプ及びこの増幅出力を所定基準電圧と比較した比
較結果を差動信号として出力する差動増幅回路とを含
み、前記差動出力について２値化識別を行うディジタル
受信回路であって、前記差動出力のピーク値を夫々検出
する第１及び第２のピーク検出回路と、前記第１及び第
２のピーク検出回路によって検出した２つのピーク値の
差を検出するピーク差検出回路と、前記ピーク差検出回
路の検出結果に応じて前記差動出力増幅回路のオフセッ
トを制御するオフセット制御回路と、前記トランスイン
ピーダンスアンプの出力のピーク値を検出する第３のピ
ーク検出回路と、前記第３のピーク検出回路によって検
出したピーク値に応じて前記差動出力増幅回路の入力イ
ンピーダンスを制御する入力インピーダンス制御回路と
を含むことを特徴とする。
路は、入力光を電気信号に変換する光電変換素子と、前
記光電変換素子の出力を増幅するトランスインピーダン
スアンプ及びこの増幅出力を所定基準電圧と比較した比
較結果を差動信号として出力する差動増幅回路とを含
み、前記差動出力について２値化識別を行うディジタル
受信回路であって、前記差動出力のピーク値を夫々検出
する第１及び第２のピーク検出回路と、前記第１及び第
２のピーク検出回路によって検出した２つのピーク値の
差を検出するピーク差検出回路と、前記ピーク差検出回
路の検出結果に応じて前記差動出力増幅回路のオフセッ
トを制御するオフセット制御回路と、前記トランスイン
ピーダンスアンプの出力のピーク値を検出する第３のピ
ーク検出回路と、前記第３のピーク検出回路によって検
出したピーク値に応じて前記差動出力増幅回路の入力イ
ンピーダンスを制御する入力インピーダンス制御回路と
を含むことを特徴とする。
【００１４】そして、前記入力インピーダンス制御回路
は、前記光電変換素子に並列に接続されたトランジスタ
を含み、前記比較回路の比較結果に応じて前記トランジ
スタをオンオフ制御することを特徴とする。また、前記
オフセット制御回路は、前記光電変換素子に並列に接続
されたトランジスタを含み、前記ピーク差検出回路の検
出結果に応じて前記トランジスタをオンオフ制御するこ
とを特徴とする。
は、前記光電変換素子に並列に接続されたトランジスタ
を含み、前記比較回路の比較結果に応じて前記トランジ
スタをオンオフ制御することを特徴とする。また、前記
オフセット制御回路は、前記光電変換素子に並列に接続
されたトランジスタを含み、前記ピーク差検出回路の検
出結果に応じて前記トランジスタをオンオフ制御するこ
とを特徴とする。
【００１５】さらに、前記差動出力増幅回路は差動入力
型でありかつ前記ピーク差検出回路は差動出力型であ
り、前記オフセット制御回路は前記差動出力増幅回路の
正相及び逆相の入力電圧を前記ピーク差検出回路の正相
及び逆相の出力で夫々制御し、前記入力インピーダンス
制御回路は前記比較回路の比較結果に応じて前記差動出
力増幅回路の正相及び逆相の入力電圧を制御することを
特徴とする。
型でありかつ前記ピーク差検出回路は差動出力型であ
り、前記オフセット制御回路は前記差動出力増幅回路の
正相及び逆相の入力電圧を前記ピーク差検出回路の正相
及び逆相の出力で夫々制御し、前記入力インピーダンス
制御回路は前記比較回路の比較結果に応じて前記差動出
力増幅回路の正相及び逆相の入力電圧を制御することを
特徴とする。
【００１６】そして、前記オフセット制御回路は、前記
差動出力増幅回路の正相の入力端子と負電源電圧との間
にソース及びドレイン（コレクタ及びエミッタ）が接続
された第１のトランジスタと、前記差動出力増幅回路の
逆相の入力端子と負電源電圧との間にソース及びドレイ
ン（コレクタ及びエミッタ）が接続された第２のトラン
ジスタとを含み、これら第１及び第２のトランジスタ夫
々のゲート（ベース）を前記ピーク差検出回路の差動出
力で制御するようにしたことを特徴とする。また、前記
入力インピーダンス制御回路は、前記差動出力増幅回路
の正相及び逆相の入力端子間にソース及びドレインが接
続され前記比較回路の比較結果に応じてゲートが制御さ
れる第３のトランジスタを含むことを特徴とする。
差動出力増幅回路の正相の入力端子と負電源電圧との間
にソース及びドレイン（コレクタ及びエミッタ）が接続
された第１のトランジスタと、前記差動出力増幅回路の
逆相の入力端子と負電源電圧との間にソース及びドレイ
ン（コレクタ及びエミッタ）が接続された第２のトラン
ジスタとを含み、これら第１及び第２のトランジスタ夫
々のゲート（ベース）を前記ピーク差検出回路の差動出
力で制御するようにしたことを特徴とする。また、前記
入力インピーダンス制御回路は、前記差動出力増幅回路
の正相及び逆相の入力端子間にソース及びドレインが接
続され前記比較回路の比較結果に応じてゲートが制御さ
れる第３のトランジスタを含むことを特徴とする。
【００１７】要するに本回路では、差動出力増幅回路を
用い、その差動出力で入力インピーダンス及びオフセッ
トを制御しているので、従来必要であった交流結合用の
コンデンサが不要になり、全ＤＣ結合できかつ最小限の
部品点数で、容易に１チップ集積化することができるの
である。
用い、その差動出力で入力インピーダンス及びオフセッ
トを制御しているので、従来必要であった交流結合用の
コンデンサが不要になり、全ＤＣ結合できかつ最小限の
部品点数で、容易に１チップ集積化することができるの
である。
【００１８】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。図１は、本発明によるデ
ィジタル光受信回路の第１の実施の形態を示すブロック
図である。
いて図面を参照して説明する。図１は、本発明によるデ
ィジタル光受信回路の第１の実施の形態を示すブロック
図である。
【００１９】フォトダイオード１で光電変換された電流
パルスは、差動出力増幅器２により電流・電圧変換後、
増幅されて出力される。この出力は識別回路１４に導か
れ、差動出力増幅器２の正相出力及び逆相出力の差電圧
の正負に応じて論理「１」及び「０」のいずれか一方が
出力される。
パルスは、差動出力増幅器２により電流・電圧変換後、
増幅されて出力される。この出力は識別回路１４に導か
れ、差動出力増幅器２の正相出力及び逆相出力の差電圧
の正負に応じて論理「１」及び「０」のいずれか一方が
出力される。
【００２０】差動出力増幅器２は、反転型トランスイン
ピーダンスアンプ１１と、トランスインピーダンスアン
プ１１の無信号入力時出力とほぼ等しい電圧を発生する
定電圧源１２と、トランスインピーダンスアンプ１１の
出力と定電圧源１２の出力とを入力とする差動増幅器１
３とで構成されている。差動増幅器１３は、出力振幅
２．０Ｖでリミッティング状態となる。
ピーダンスアンプ１１と、トランスインピーダンスアン
プ１１の無信号入力時出力とほぼ等しい電圧を発生する
定電圧源１２と、トランスインピーダンスアンプ１１の
出力と定電圧源１２の出力とを入力とする差動増幅器１
３とで構成されている。差動増幅器１３は、出力振幅
２．０Ｖでリミッティング状態となる。
【００２１】トランスインピーダンスアンプ１１の入力
端には、エミッタがトランスインピーダンスアンプ１１
の入力端に接続されコレクタが正電源に接続されたｎｐ
ｎ型トランジスタ３と、コレクタがトランスインピーダ
ンスアンプ１１の入力端に接続されたエミッタが負電源
に接続されたｎｐｎ型トランジスタ４とが接続されてい
る。
端には、エミッタがトランスインピーダンスアンプ１１
の入力端に接続されコレクタが正電源に接続されたｎｐ
ｎ型トランジスタ３と、コレクタがトランスインピーダ
ンスアンプ１１の入力端に接続されたエミッタが負電源
に接続されたｎｐｎ型トランジスタ４とが接続されてい
る。
【００２２】差動出力増幅器２の正相出力及び逆相出力
は、夫々分岐されてピーク検出回路５及び６に入力さ
れ、正相出力パルス及び逆相出力パルスのピーク値が夫
々検出されて保持される。保持された差動出力増幅器２
の正相出力及び逆相出力のピーク値の差電圧は演算増幅
器７により増幅され、レベルシフトされて、トランジス
タ４のベースに導かれる。
は、夫々分岐されてピーク検出回路５及び６に入力さ
れ、正相出力パルス及び逆相出力パルスのピーク値が夫
々検出されて保持される。保持された差動出力増幅器２
の正相出力及び逆相出力のピーク値の差電圧は演算増幅
器７により増幅され、レベルシフトされて、トランジス
タ４のベースに導かれる。
【００２３】また、抵抗分圧回路で構成された平均値検
出回路８により、保持された差動出力増幅器２の正相出
力及び逆相出力の平均値が得られる。この平均値は演算
増幅器１０によって定電圧源９と比較された後、増幅さ
れレベルシフトされてトランジスタ３のベースに導かれ
る。
出回路８により、保持された差動出力増幅器２の正相出
力及び逆相出力の平均値が得られる。この平均値は演算
増幅器１０によって定電圧源９と比較された後、増幅さ
れレベルシフトされてトランジスタ３のベースに導かれ
る。
【００２４】次に、第１の実施形態の動作について図２
を参照して説明する。
を参照して説明する。
【００２５】まず、差動出力増幅器２の出力振幅が１．
６Ｖ以下の場合においては、トランジスタ３のベース・
エミッタ電圧は約０．５Ｖ以下にバイアスされており、
トランジスタ３はオフ状態にある。よって、この場合は
トランジスタ４，演算増幅器７並びにピーク検出器５及
び６で構成されるオフセット制御ループのみの動作を考
慮すればよい。
６Ｖ以下の場合においては、トランジスタ３のベース・
エミッタ電圧は約０．５Ｖ以下にバイアスされており、
トランジスタ３はオフ状態にある。よって、この場合は
トランジスタ４，演算増幅器７並びにピーク検出器５及
び６で構成されるオフセット制御ループのみの動作を考
慮すればよい。
【００２６】増幅器２は差動出力型であるため、正相出
力及び逆相出力の振幅はほぼ等しく、また、オフセット
制御ループの動作により正相出力のピーク値と逆相出力
のピーク値とがほぼ等しくなっている。このため、交流
結合用のカップリングコンデンサを用いることなしに識
別回路１４に入力される正相出力の中心値と逆相出力の
中心値もほぼ等しくなる。よって、識別レベル制御がな
されたこととなる。すなわち、図２において、マーク部
に相当するＡ点の電圧ＡＭ、スペース部に相当するＡ点
の電圧ＡＳ、マーク部に相当するＡ′点の電圧Ａ′Ｍ、
スペース部に相当するＡ′点の電圧Ａ′Ｓとして夫々示
されているように、差動出力増幅器２のトランスインピ
ーダンス利得をＲF 、差動出力増幅器２への入力電流振
幅をＩinとすると、差動出力増幅器２における差動出力
電圧、すなわち、正相出力電圧と逆相出力電圧との差電
圧は、マーク時で＋ＩinＲF ，スペース時で−ＩinＲF
となる。
力及び逆相出力の振幅はほぼ等しく、また、オフセット
制御ループの動作により正相出力のピーク値と逆相出力
のピーク値とがほぼ等しくなっている。このため、交流
結合用のカップリングコンデンサを用いることなしに識
別回路１４に入力される正相出力の中心値と逆相出力の
中心値もほぼ等しくなる。よって、識別レベル制御がな
されたこととなる。すなわち、図２において、マーク部
に相当するＡ点の電圧ＡＭ、スペース部に相当するＡ点
の電圧ＡＳ、マーク部に相当するＡ′点の電圧Ａ′Ｍ、
スペース部に相当するＡ′点の電圧Ａ′Ｓとして夫々示
されているように、差動出力増幅器２のトランスインピ
ーダンス利得をＲF 、差動出力増幅器２への入力電流振
幅をＩinとすると、差動出力増幅器２における差動出力
電圧、すなわち、正相出力電圧と逆相出力電圧との差電
圧は、マーク時で＋ＩinＲF ，スペース時で−ＩinＲF
となる。
【００２７】なお、トランジスタ４のコレクタ電流によ
るショット雑音増に伴うＳ／Ｎ比の劣化が懸念される。
しかし、定電圧源１２の出力電圧をトランスインピーダ
ンスアンプ１１の無信号入力時出力とほぼ等しく設定し
ているため、トランジスタ４のコレクタ電流は入力電流
振幅にかかわらずほぼＩin／２となる。よって、回路の
Ｓ／Ｎ比が問題となる微弱振幅信号の入力時に、同電流
によるショット雑音はトランスインピーダンスアンプ１
１の回路雑音と比較して微小なものとなる。したがっ
て、Ｓ／Ｎ比の劣化は問題にはならない。
るショット雑音増に伴うＳ／Ｎ比の劣化が懸念される。
しかし、定電圧源１２の出力電圧をトランスインピーダ
ンスアンプ１１の無信号入力時出力とほぼ等しく設定し
ているため、トランジスタ４のコレクタ電流は入力電流
振幅にかかわらずほぼＩin／２となる。よって、回路の
Ｓ／Ｎ比が問題となる微弱振幅信号の入力時に、同電流
によるショット雑音はトランスインピーダンスアンプ１
１の回路雑音と比較して微小なものとなる。したがっ
て、Ｓ／Ｎ比の劣化は問題にはならない。
【００２８】次に、入力電流振幅が増加して、差動出力
増幅器２の出力振幅が１．６Ｖを越えると、平均値検出
回路８の出力電圧が定電圧源９の出力電圧に近付くこと
によりトランジスタ３のベース・エミッタ電圧が０．５
Ｖを上回り、トランジスタ３が徐々にオン状態となる。
すなわち、差動出力増幅器２の入力端からみたトランジ
スタ３の入力インピーダンスが低減される。
増幅器２の出力振幅が１．６Ｖを越えると、平均値検出
回路８の出力電圧が定電圧源９の出力電圧に近付くこと
によりトランジスタ３のベース・エミッタ電圧が０．５
Ｖを上回り、トランジスタ３が徐々にオン状態となる。
すなわち、差動出力増幅器２の入力端からみたトランジ
スタ３の入力インピーダンスが低減される。
【００２９】よって、入力電流パルスの交流成分はトラ
ンジスタ３に、直流成分はトランジスタ４に夫々流出
し、ごく一部のみがトランスインピーダンスアンプ１１
に入力される。入力電流振幅が増加すると、トランジス
タ３のベース・エミッタ電圧が増加することにより入力
インピーダンスが更に低下し、入力電流パルスの交流成
分は更にトランジスタ３に流れるようになる。かくし
て、差動出力増幅器２の出力振幅がほぼ１．６Ｖで一定
に保たれる自動利得制御がなされる。これにより、トラ
ンスインピーダンスアンプ１１と比較すると入力ダイナ
ミックレンジが飛躍的に増大する。
ンジスタ３に、直流成分はトランジスタ４に夫々流出
し、ごく一部のみがトランスインピーダンスアンプ１１
に入力される。入力電流振幅が増加すると、トランジス
タ３のベース・エミッタ電圧が増加することにより入力
インピーダンスが更に低下し、入力電流パルスの交流成
分は更にトランジスタ３に流れるようになる。かくし
て、差動出力増幅器２の出力振幅がほぼ１．６Ｖで一定
に保たれる自動利得制御がなされる。これにより、トラ
ンスインピーダンスアンプ１１と比較すると入力ダイナ
ミックレンジが飛躍的に増大する。
【００３０】本状態においても増幅器２は差動出力型で
あり、かつ、リミッティング振幅２．０Ｖを下回る振幅
１．６Ｖで用いている。このため、正相出力及び逆相出
力の振幅はほぼ等しく、また、オフセット制御ループの
動作により正相出力のピーク値と逆相出力のピーク値と
がほぼ等しくなっている。したがって、交流結合用のカ
ップリングコンデンサを用いることなしに識別回路１４
に入力される正相出力の中心値と逆相出力の中心値とが
ほぼ等しくなり、全ＤＣ結合で自動利得制御と同時に識
別レベル制御がなされたこととなる。よって、同回路の
１チップＩＣ化が容易に実現され、小型化，低価格化及
び低消費電力化が可能となる。
あり、かつ、リミッティング振幅２．０Ｖを下回る振幅
１．６Ｖで用いている。このため、正相出力及び逆相出
力の振幅はほぼ等しく、また、オフセット制御ループの
動作により正相出力のピーク値と逆相出力のピーク値と
がほぼ等しくなっている。したがって、交流結合用のカ
ップリングコンデンサを用いることなしに識別回路１４
に入力される正相出力の中心値と逆相出力の中心値とが
ほぼ等しくなり、全ＤＣ結合で自動利得制御と同時に識
別レベル制御がなされたこととなる。よって、同回路の
１チップＩＣ化が容易に実現され、小型化，低価格化及
び低消費電力化が可能となる。
【００３１】光受信器の小型化，低価格化においては、
ＩＣに外付けする部品点数の低減も極めて重要である。
従来例では、ピーク検出回路１７及び１８のホールド容
量兼用のポール形成用コンデンサ２個、カップリングコ
ンデンサ２３の１個、リミッティングアンプ２４のオフ
セットキャンセル用時定数回路１個の計４点のコンデン
サをＩＣ内に収容できない。一方、本実施例では、ピー
ク検出回路５及び６の充放電時定数によって自動利得制
御ループ及びオフセット制御ループの２次の極が形成さ
れるループ設計になっている。このため、ホールド用コ
ンデンサの容量は２００ｐＦとしており、実用上問題の
ないチップサイズでＩＣ内に収容できる。また、トラン
ジスタ３及び４のベース部に０．１μＦのコンデンサを
並列接続することで１次の極が構成されている。かくし
て、ＩＣ内に収容不可能なコンデンサ数は２個に低減さ
れ、広ダイナミックレンジ光受信器の小型クリアモール
ド内実装を可能とし、大幅な小型化，低価格化を実現で
きる。
ＩＣに外付けする部品点数の低減も極めて重要である。
従来例では、ピーク検出回路１７及び１８のホールド容
量兼用のポール形成用コンデンサ２個、カップリングコ
ンデンサ２３の１個、リミッティングアンプ２４のオフ
セットキャンセル用時定数回路１個の計４点のコンデン
サをＩＣ内に収容できない。一方、本実施例では、ピー
ク検出回路５及び６の充放電時定数によって自動利得制
御ループ及びオフセット制御ループの２次の極が形成さ
れるループ設計になっている。このため、ホールド用コ
ンデンサの容量は２００ｐＦとしており、実用上問題の
ないチップサイズでＩＣ内に収容できる。また、トラン
ジスタ３及び４のベース部に０．１μＦのコンデンサを
並列接続することで１次の極が構成されている。かくし
て、ＩＣ内に収容不可能なコンデンサ数は２個に低減さ
れ、広ダイナミックレンジ光受信器の小型クリアモール
ド内実装を可能とし、大幅な小型化，低価格化を実現で
きる。
【００３２】また、ピーク検出回路５及び６を１次の極
とし、ピーク検出回路５及び６として、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔ第３１巻第９号第１３３１頁で述べられている様
な、ＢｉＣＭＯＳを用いた微小電流回路を適用したリー
クの少ないものを適用すれば、電源バイパス以外の外付
けコンデンサを完全に不要とすることもできる。
とし、ピーク検出回路５及び６として、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔ第３１巻第９号第１３３１頁で述べられている様
な、ＢｉＣＭＯＳを用いた微小電流回路を適用したリー
クの少ないものを適用すれば、電源バイパス以外の外付
けコンデンサを完全に不要とすることもできる。
【００３３】図３は本発明によるディジタル光受信回路
の第２の実施の形態を示すブロック図であり、図１と同
等部分は同一符号により示されている。本回路におい
て、フォトダイオード１，差動出力増幅器２，識別回路
１４，差動出力増幅器２，反転型トランスインピーダン
スアンプ１１，定電圧源１２及び差動増幅器１３は第１
の実施の形態と同様のものであり、トランスインピーダ
ンスアンプ１１の入力端にはｎｐｎ型トランジスタ３及
び４が接続されている。さらに、差動出力増幅器２の正
相出力及び逆相出力が夫々分岐されてピーク検出回路５
及び６に入力され、正相出力及び逆相出力パルスのピー
ク値が夫々検出されて保持される。この保持された差動
出力増幅器２の正相出力及び逆相出力パルスのピーク値
の差電圧は演算増幅器７により増幅されレベルシフトさ
れて、トランジスタ４のベースに導かれる。
の第２の実施の形態を示すブロック図であり、図１と同
等部分は同一符号により示されている。本回路におい
て、フォトダイオード１，差動出力増幅器２，識別回路
１４，差動出力増幅器２，反転型トランスインピーダン
スアンプ１１，定電圧源１２及び差動増幅器１３は第１
の実施の形態と同様のものであり、トランスインピーダ
ンスアンプ１１の入力端にはｎｐｎ型トランジスタ３及
び４が接続されている。さらに、差動出力増幅器２の正
相出力及び逆相出力が夫々分岐されてピーク検出回路５
及び６に入力され、正相出力及び逆相出力パルスのピー
ク値が夫々検出されて保持される。この保持された差動
出力増幅器２の正相出力及び逆相出力パルスのピーク値
の差電圧は演算増幅器７により増幅されレベルシフトさ
れて、トランジスタ４のベースに導かれる。
【００３４】反転型トランスインピーダンスアンプ１１
の出力、すなわち差動出力増幅器２に対して差動増幅器
１３の利得分の１でありかつレベルシフトされた信号出
力は、ピーク検出回路１７によってそのピーク値が検出
される。このピーク検出器１７の出力はレベルシフトさ
れてトランジスタ３のベースに導かれる。
の出力、すなわち差動出力増幅器２に対して差動増幅器
１３の利得分の１でありかつレベルシフトされた信号出
力は、ピーク検出回路１７によってそのピーク値が検出
される。このピーク検出器１７の出力はレベルシフトさ
れてトランジスタ３のベースに導かれる。
【００３５】次に、第２の実施形態の動作について再度
図２を参照して説明する。
図２を参照して説明する。
【００３６】差動出力増幅器２の出力振幅が１．６Ｖ以
下の場合の動作は上述した第１の実施形態の場合と同様
である。
下の場合の動作は上述した第１の実施形態の場合と同様
である。
【００３７】入力電流振幅が増加して、差動出力増幅器
２の出力振幅が１．６Ｖを越えると、それに比例して反
転型トランスインピーダンスアンプ１１の振幅も増加
し、ピーク値検出回路１７の出力電圧が上昇してトラン
ジスタ３のベース・エミッタ電圧が０．５Ｖを上回り、
トランジスタ３が徐々にオン状態となる。すなわち、第
１の実施形態と同様に差動出力増幅器２の入力端からみ
たトランジスタ３の入力インピーダンスが低減される。
２の出力振幅が１．６Ｖを越えると、それに比例して反
転型トランスインピーダンスアンプ１１の振幅も増加
し、ピーク値検出回路１７の出力電圧が上昇してトラン
ジスタ３のベース・エミッタ電圧が０．５Ｖを上回り、
トランジスタ３が徐々にオン状態となる。すなわち、第
１の実施形態と同様に差動出力増幅器２の入力端からみ
たトランジスタ３の入力インピーダンスが低減される。
【００３８】この第２の実施形態の場合においても、ピ
ーク検出回路５及び６の充放電時定数によって自動利得
制御ループ及びオフセット制御ループの２次の極が形成
されるループ設計になっている。このため、ホールド用
コンデンサの容量は２００ｐＦとしており、実用上問題
のないチップサイズでＩＣ内に収容できる。また、ピー
ク検出回路１７のホールド用である０．１μＦのコンデ
ンサ及びトランジスタ４のベース部に並列接続した０．
１μＦのコンデンサで１次の極が構成されている。かく
して、ＩＣ内に収容不可能なコンデンサ数は２個に低減
され、広ダイナミックレンジ光受信器の小型クリアモー
ルド（透明モールド）内実装を可能とし、大幅な小型
化，低価格化を実現できる。このことは台１の実施形態
の場合と同様である。
ーク検出回路５及び６の充放電時定数によって自動利得
制御ループ及びオフセット制御ループの２次の極が形成
されるループ設計になっている。このため、ホールド用
コンデンサの容量は２００ｐＦとしており、実用上問題
のないチップサイズでＩＣ内に収容できる。また、ピー
ク検出回路１７のホールド用である０．１μＦのコンデ
ンサ及びトランジスタ４のベース部に並列接続した０．
１μＦのコンデンサで１次の極が構成されている。かく
して、ＩＣ内に収容不可能なコンデンサ数は２個に低減
され、広ダイナミックレンジ光受信器の小型クリアモー
ルド（透明モールド）内実装を可能とし、大幅な小型
化，低価格化を実現できる。このことは台１の実施形態
の場合と同様である。
【００３９】図４は、本発明によるディジタル光受信回
路の第３の実施の形態を示すブロック図である。この図
３の実施形態では、差動出力増幅器２ａは差動入力型で
あり、トランスインピーダンスアンプ１１ａも同様であ
る。そして、入力インピーダンス可変回路は、増幅器２
ａの正相入力端子及び逆相入力端子にドレイン及びソー
スを接続したＮチャネルＭＯＳＦＥＴ３ａである。同Ｆ
ＥＴ３ａのゲート電圧を増加させることでドレイン・ソ
ース間抵抗を低減し、入力インピーダンスを変化できる
ようにしている。
路の第３の実施の形態を示すブロック図である。この図
３の実施形態では、差動出力増幅器２ａは差動入力型で
あり、トランスインピーダンスアンプ１１ａも同様であ
る。そして、入力インピーダンス可変回路は、増幅器２
ａの正相入力端子及び逆相入力端子にドレイン及びソー
スを接続したＮチャネルＭＯＳＦＥＴ３ａである。同Ｆ
ＥＴ３ａのゲート電圧を増加させることでドレイン・ソ
ース間抵抗を低減し、入力インピーダンスを変化できる
ようにしている。
【００４０】また、オフセット可変回路は、増幅器２ａ
の正相及び逆相入力端子に接続されたＮチャネルＭＯＳ
ＦＥＴ４ａ及び４ｂである。これら両ＦＥＴ４ａ及び４
ｂは、共にドレインが増幅器２ａの入力端子に、ソース
が負電源ＶEEに接続されている。これらＮチャネルＭＯ
ＳＦＥＴ４ａ及び４ｂの代わりにバイポーラトランジス
タを用いることもできる。この場合、両トランジスタの
コレクタを増幅器２ａの入力端子に、エミッタを負電源
ＶEEに接続し、ベースへのバイアスを増幅器７の出力で
制御すれば良い。
の正相及び逆相入力端子に接続されたＮチャネルＭＯＳ
ＦＥＴ４ａ及び４ｂである。これら両ＦＥＴ４ａ及び４
ｂは、共にドレインが増幅器２ａの入力端子に、ソース
が負電源ＶEEに接続されている。これらＮチャネルＭＯ
ＳＦＥＴ４ａ及び４ｂの代わりにバイポーラトランジス
タを用いることもできる。この場合、両トランジスタの
コレクタを増幅器２ａの入力端子に、エミッタを負電源
ＶEEに接続し、ベースへのバイアスを増幅器７の出力で
制御すれば良い。
【００４１】以上のように、本回路によれば、広ダイナ
ミックレンジな光受信器を１チップ集積化が容易な全Ｄ
Ｃ結合かつ最小限の部品点数で実現できる。このため、
光データリンク用の受信器の小型化，低価格化，低消費
電力化，プラスチック光ファイバ等の安価で損失の大き
い伝送路に対応した広受信ダイナミックレンジ化が可能
となり、極めて有用である。
ミックレンジな光受信器を１チップ集積化が容易な全Ｄ
Ｃ結合かつ最小限の部品点数で実現できる。このため、
光データリンク用の受信器の小型化，低価格化，低消費
電力化，プラスチック光ファイバ等の安価で損失の大き
い伝送路に対応した広受信ダイナミックレンジ化が可能
となり、極めて有用である。
【００４２】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００４３】（１） 前記トランジスタは、バイポーラ
型トランジスタであることを特徴とする請求項３又は４
記載のディジタル受信回路。
型トランジスタであることを特徴とする請求項３又は４
記載のディジタル受信回路。
【００４４】（２） 前記トランジスタは、電界効果型
トランジスタであることを特徴とする請求項６又は７記
載のディジタル受信回路。
トランジスタであることを特徴とする請求項６又は７記
載のディジタル受信回路。
【００４５】（３） 前記差動出力増幅回路は、前記光
電変換素子の出力を増幅するトランスインピーダンスア
ンプ及びこの増幅出力を所定基準電圧と比較した比較結
果を差動信号として出力する差動増幅回路とを含み、前
記所定基準電圧は前記差動増幅回路の無信号入力時の出
力電圧と等しいことを特徴とする請求項１記載のディジ
タル受信回路。
電変換素子の出力を増幅するトランスインピーダンスア
ンプ及びこの増幅出力を所定基準電圧と比較した比較結
果を差動信号として出力する差動増幅回路とを含み、前
記所定基準電圧は前記差動増幅回路の無信号入力時の出
力電圧と等しいことを特徴とする請求項１記載のディジ
タル受信回路。
【００４６】（４） 前記差動出力増幅回路の所定基準
電圧は、該差動増幅回路の無信号入力時の出力電圧と等
しいことを特徴とする請求項２記載のディジタル受信回
路。
電圧は、該差動増幅回路の無信号入力時の出力電圧と等
しいことを特徴とする請求項２記載のディジタル受信回
路。
【００４７】
【発明の効果】以上説明したように本発明は、差動出力
増幅回路を用い、その差動出力で入力インピーダンス及
びオフセットを制御することにより、従来必要であった
交流結合用のコンデンサが不要になり、全ＤＣ結合でき
かつ最小限の部品点数で、容易に１チップ集積化するこ
とができるという効果がある。
増幅回路を用い、その差動出力で入力インピーダンス及
びオフセットを制御することにより、従来必要であった
交流結合用のコンデンサが不要になり、全ＤＣ結合でき
かつ最小限の部品点数で、容易に１チップ集積化するこ
とができるという効果がある。
【図１】本発明の第１の実施の形態によるディジタル受
信回路の構成を示すブロック図である。
信回路の構成を示すブロック図である。
【図２】図１のディジタル受信回路の動作を示す波形図
である。
である。
【図３】本発明の第２の実施の形態によるディジタル受
信回路の構成を示すブロック図である。
信回路の構成を示すブロック図である。
【図４】本発明の第３の実施の形態によるディジタル受
信回路の構成を示すブロック図である。
信回路の構成を示すブロック図である。
【図５】従来のディジタル受信回路の構成を示すブロッ
ク図である。
ク図である。
【図６】図５のディジタル受信回路の動作を示す波形図
である。
である。
１ フォトダイオード ２，２ａ 差動出力増幅器 ３，４ ｎｐｎ型トランジスタ ３，４ａ，４ｂ Ｎチャネル型ＭＯＳトランジスタ ５，６，１７，１８ ピーク検出回路 ７，１０，２０，２２ 演算増幅器 ８ 平均値検出回路 ９，１２，１９，２１ 定電圧源 １１，１１ａ トランスインピーダンスアンプ １３ 差動増幅器 １４ 識別回路 １５ プリアンプ部 １６ ポストアンプ部
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｂ 10/06
Claims (8)
- 【請求項１】 入力光を電気信号に変換する光電変換素
子と、前記光電変換素子の出力を入力とする差動出力増
幅回路と、この差動出力に応じて該差動出力増幅回路の
オフセット及び入力インピーダンスを制御する制御回路
とを含み、前記差動出力について２値化識別を行うディ
ジタル受信回路であって、前記差動出力のピーク値を夫
々検出する第１及び第２のピーク検出回路と、前記第１
及び第２のピーク検出回路によって検出した２つのピー
ク値の差を検出するピーク差検出回路と、前記ピーク差
検出回路の検出結果に応じて前記差動出力増幅回路のオ
フセットを制御するオフセット制御回路と、前記第１及
び第２のピーク検出回路によって検出した２つのピーク
値の平均値を求める平均値検出回路と、この求めた平均
値を所定基準電圧と比較する比較回路と、前記比較回路
の比較結果に応じて前記差動出力増幅回路の入力インピ
ーダンスを制御する入力インピーダンス制御回路とを含
むことを特徴とするディジタル受信回路。 - 【請求項２】 入力光を電気信号に変換する光電変換素
子と、前記光電変換素子の出力を増幅するトランスイン
ピーダンスアンプ及びこの増幅出力を所定基準電圧と比
較した比較結果を差動信号として出力する差動増幅回路
とを含み、前記差動出力について２値化識別を行うディ
ジタル受信回路であって、前記差動出力のピーク値を夫
々検出する第１及び第２のピーク検出回路と、前記第１
及び第２のピーク検出回路によって検出した２つのピー
ク値の差を検出するピーク差検出回路と、前記ピーク差
検出回路の検出結果に応じて前記差動出力増幅回路のオ
フセットを制御するオフセット制御回路と、前記トラン
スインピーダンスアンプの出力のピーク値を検出する第
３のピーク検出回路と、前記第３のピーク検出回路によ
って検出したピーク値に応じて前記差動出力増幅回路の
入力インピーダンスを制御する入力インピーダンス制御
回路とを含むことを特徴とするディジタル受信回路。 - 【請求項３】 前記入力インピーダンス制御回路は、前
記光電変換素子に並列に接続されたトランジスタを含
み、前記比較回路の比較結果に応じて前記トランジスタ
のバイアスを制御することを特徴とする請求項１又は２
記載のディジタル受信回路。 - 【請求項４】 前記オフセット制御回路は、前記光電変
換素子に並列に接続されたトランジスタを含み、前記ピ
ーク差検出回路の検出結果に応じて前記トランジスタの
バイアスを制御することを特徴とする請求項１又は２記
載のディジタル受信回路。 - 【請求項５】 前記差動出力増幅回路は差動入力型であ
りかつ前記ピーク差検出回路は差動出力型であり、前記
オフセット制御回路は前記差動出力増幅回路の正相及び
逆相の入力電圧を前記ピーク差検出回路の正相及び逆相
の出力で夫々制御し、前記入力インピーダンス制御回路
は前記比較回路の比較結果に応じて前記差動出力増幅回
路の正相及び逆相の入力端子間の入力インピーダンスを
制御することを特徴とする請求項１記載のディジタル受
信回路。 - 【請求項６】 前記オフセット制御回路は、前記差動出
力増幅回路の正相の入力端子と負電源電圧との間にソー
ス及びドレインが接続された第１のトランジスタと、前
記差動出力増幅回路の逆相の入力端子と負電源電圧との
間にソース及びドレインが接続された第２のトランジス
タとを含み、これら第１及び第２のトランジスタ夫々の
ゲートを前記ピーク差検出回路の差動出力で制御するよ
うにしたことを特徴とする請求項５記載のディジタル受
信回路。 - 【請求項７】 前記オフセット制御回路は、前記差動出
力増幅回路の正相の入力端子と負電源電圧との間にコレ
クタ及びエミッタが接続された第１のトランジスタと、
前記差動出力増幅回路の逆相の入力端子と負電源電圧と
の間にコレクタ及びエミッタが接続された第２のトラン
ジスタとを含み、これら第１及び第２のトランジスタ夫
々のベースを前記ピーク差検出回路の差動出力で制御す
るようにしたことを特徴とする請求項５記載のディジタ
ル受信回路。 - 【請求項８】 前記入力インピーダンス制御回路は、前
記差動出力増幅回路の正相及び逆相の入力端子間にソー
ス及びドレインが接続され前記比較回路の比較結果に応
じてゲートが制御される第３のトランジスタを含むこと
を特徴とする請求項５〜７のいずれかに記載のディジタ
ル受信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09160721A JP3098461B2 (ja) | 1997-06-18 | 1997-06-18 | ディジタル受信回路 |
| US09/096,007 US6275541B1 (en) | 1997-06-18 | 1998-06-11 | Digital receiver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09160721A JP3098461B2 (ja) | 1997-06-18 | 1997-06-18 | ディジタル受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118522A true JPH118522A (ja) | 1999-01-12 |
| JP3098461B2 JP3098461B2 (ja) | 2000-10-16 |
Family
ID=15721041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09160721A Expired - Fee Related JP3098461B2 (ja) | 1997-06-18 | 1997-06-18 | ディジタル受信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6275541B1 (ja) |
| JP (1) | JP3098461B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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