JP3098461B2 - ディジタル受信回路 - Google Patents
ディジタル受信回路Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/60—Receivers
- H04B10/66—Non-coherent receivers, e.g. using direct detection
- H04B10/69—Electrical arrangements in the receiver
- H04B10/693—Arrangements for optimizing the preamplifier in the receiver
- H04B10/6933—Offset control of the differential preamplifier
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Description
【0001】
【発明の属する技術分野】本発明はディジタル受信回路
に関し、特に光データリンク用のIC化された光受信回
路に関する。
に関し、特に光データリンク用のIC化された光受信回
路に関する。
【0002】
【従来の技術】光データリンクの送受信器においては、
高速化,小型化,低価格化,低消費電力化,プラスチッ
ク光ファイバ等の安価で損失の大きい伝送路に対応した
広受信ダイナミックレンジ化が望まれている。
高速化,小型化,低価格化,低消費電力化,プラスチッ
ク光ファイバ等の安価で損失の大きい伝送路に対応した
広受信ダイナミックレンジ化が望まれている。
【0003】従来の広受信ダイナミックレンジ光受信回
路の構成が図5に示されている。この従来の回路は、フ
ォトダイオード1と、プリアンプ部15と、ポストアン
プ部16とで構成されている。そして、プリアンプ部1
5とポストアンプ部16との間はコンデンサ23を用い
た交流結合で接続されている。
路の構成が図5に示されている。この従来の回路は、フ
ォトダイオード1と、プリアンプ部15と、ポストアン
プ部16とで構成されている。そして、プリアンプ部1
5とポストアンプ部16との間はコンデンサ23を用い
た交流結合で接続されている。
【0004】プリアンプ部15は、特開昭62−257
204号公報で述べられているように、反転型トランス
インピーダンスアンプ11と、エミッタがトランスイン
ピーダンスアンプ11の入力端に接続され、かつコレク
タが正電源に接続されたnpn型トランジスタ3と、コ
レクタがトランスインピーダンスアンプ11の入力端に
接続され、かつエミッタが負電源に接続されたnpn型
トランジスタ4と、トランスインピーダンスアンプ11
の出力について非反転増幅及びレベルシフトを行う定電
圧源19及び演算増幅器20と、演算増幅器20の出力
のピーク値を検出して保持し、トランジスタ3のベース
に出力するピーク検出回路17と、トランスインピーダ
ンスアンプ11の出力について反転増幅及びレベルシフ
トを行う定電圧源21及び演算増幅器22と、演算増幅
器22の出力のピーク値を検出して保持し、トランジス
タ4のベースに出力するピーク検出回路18とを含んで
構成されている。
204号公報で述べられているように、反転型トランス
インピーダンスアンプ11と、エミッタがトランスイン
ピーダンスアンプ11の入力端に接続され、かつコレク
タが正電源に接続されたnpn型トランジスタ3と、コ
レクタがトランスインピーダンスアンプ11の入力端に
接続され、かつエミッタが負電源に接続されたnpn型
トランジスタ4と、トランスインピーダンスアンプ11
の出力について非反転増幅及びレベルシフトを行う定電
圧源19及び演算増幅器20と、演算増幅器20の出力
のピーク値を検出して保持し、トランジスタ3のベース
に出力するピーク検出回路17と、トランスインピーダ
ンスアンプ11の出力について反転増幅及びレベルシフ
トを行う定電圧源21及び演算増幅器22と、演算増幅
器22の出力のピーク値を検出して保持し、トランジス
タ4のベースに出力するピーク検出回路18とを含んで
構成されている。
【0005】ポストアンプ部16は、差動出力リミッテ
ィングアンプ24と、このリミッティングアンプ24の
正相出力及び逆相出力の差電圧の正負に応じて論理
「1」及び「0」のいずれか一方を出力する識別回路1
4とを含んで構成されている。
ィングアンプ24と、このリミッティングアンプ24の
正相出力及び逆相出力の差電圧の正負に応じて論理
「1」及び「0」のいずれか一方を出力する識別回路1
4とを含んで構成されている。
【0006】次に、従来の光受信回路のプリアンプ部1
5の動作を図6を用いて説明する。同図は、光検出器で
あるフォトダイオード1から流入するフォトカレントパ
ルスの振幅とB点の出力電圧との関係を示したものであ
る。入力電流振幅が小さい場合は、低雑音化のためトラ
ンジスタ3,4ともにオフ(Tr3off,Tr4of
f)となるようにバイアスされている。このため、プリ
アンプ部15は、反転型トランスインピーダンスアンプ
11の線形動作となる。よって、入力電流振幅の増大と
ともに、マーク部に相当するB点の電圧BMは降下し、
スペース部に相当するB点の電圧BSは一定となる。
5の動作を図6を用いて説明する。同図は、光検出器で
あるフォトダイオード1から流入するフォトカレントパ
ルスの振幅とB点の出力電圧との関係を示したものであ
る。入力電流振幅が小さい場合は、低雑音化のためトラ
ンジスタ3,4ともにオフ(Tr3off,Tr4of
f)となるようにバイアスされている。このため、プリ
アンプ部15は、反転型トランスインピーダンスアンプ
11の線形動作となる。よって、入力電流振幅の増大と
ともに、マーク部に相当するB点の電圧BMは降下し、
スペース部に相当するB点の電圧BSは一定となる。
【0007】入力電流振幅が増加すると、トランジスタ
4,ピーク検出器18,定電圧源21及び演算増幅器2
2で構成されるオフセット制御ループにおいて、マーク
部に相当する電圧がピーク検出回路18で検出される。
これにより、トランジスタ4がオン(Tr4on)とな
り、マーク部に相当するB点の電圧が一定に保たれる。
よって、入力電流振幅の増加とともにスペース部に相当
するB点の電圧が上昇する。
4,ピーク検出器18,定電圧源21及び演算増幅器2
2で構成されるオフセット制御ループにおいて、マーク
部に相当する電圧がピーク検出回路18で検出される。
これにより、トランジスタ4がオン(Tr4on)とな
り、マーク部に相当するB点の電圧が一定に保たれる。
よって、入力電流振幅の増加とともにスペース部に相当
するB点の電圧が上昇する。
【0008】入力電流振幅が更に増加すると、上記のオ
フセット制御ループの動作に加え、トランジスタ3,ピ
ーク検出器17,定電圧源19及び演算増幅器20で構
成される入力インピーダンス制御ループにおいて、スペ
ース部に相当する電圧がピーク検出回路17で検出され
る。これにより、トランジスタ3がオン(Tr3on)
となって入力インピーダンスが低減される。よって、入
力電流パルスの交流成分はトランジスタ3に、直流成分
はトランジスタ4に夫々流出し、ごく一部のみがトラン
スインピーダンスアンプ11に入力される。かくして、
入力電流振幅が増加しても、マーク部及びスペース部に
夫々相当するB点の電圧BM及びBSが一定に保たれる
自動利得制御がなされる。これにより、トランスインピ
ーダンスアンプ11と比較すると入力ダイナミックレン
ジが飛躍的に増大する。
フセット制御ループの動作に加え、トランジスタ3,ピ
ーク検出器17,定電圧源19及び演算増幅器20で構
成される入力インピーダンス制御ループにおいて、スペ
ース部に相当する電圧がピーク検出回路17で検出され
る。これにより、トランジスタ3がオン(Tr3on)
となって入力インピーダンスが低減される。よって、入
力電流パルスの交流成分はトランジスタ3に、直流成分
はトランジスタ4に夫々流出し、ごく一部のみがトラン
スインピーダンスアンプ11に入力される。かくして、
入力電流振幅が増加しても、マーク部及びスペース部に
夫々相当するB点の電圧BM及びBSが一定に保たれる
自動利得制御がなされる。これにより、トランスインピ
ーダンスアンプ11と比較すると入力ダイナミックレン
ジが飛躍的に増大する。
【0009】
【発明が解決しようとする課題】上述した従来の光受信
回路には、小型化,低消費電力化,低価格化に不可欠
な、プリアンプ部とポストアンプ部とを一体化する1チ
ップIC化や部品点数の削減が困難であるという問題点
があった。
回路には、小型化,低消費電力化,低価格化に不可欠
な、プリアンプ部とポストアンプ部とを一体化する1チ
ップIC化や部品点数の削減が困難であるという問題点
があった。
【0010】すなわち、1チップIC化のためには回路
の全DC結合化が必要である。ところが、従来の受信回
路ではプリアンプ部15の出力のDCレベルが入力振幅
に応じて変動するので、プリアンプ部とポストアンプ部
との間に、ICに外付けするコンデンサ23を用いた交
流結合が必要となる。このため、部品点数及び消費電力
の増加を招くという欠点がある。
の全DC結合化が必要である。ところが、従来の受信回
路ではプリアンプ部15の出力のDCレベルが入力振幅
に応じて変動するので、プリアンプ部とポストアンプ部
との間に、ICに外付けするコンデンサ23を用いた交
流結合が必要となる。このため、部品点数及び消費電力
の増加を招くという欠点がある。
【0011】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は全DC結合で
きかつ最小限の部品点数で、容易に1チップ集積化する
ことのできるディジタル受信回路を提供することであ
る。
るためになされたものであり、その目的は全DC結合で
きかつ最小限の部品点数で、容易に1チップ集積化する
ことのできるディジタル受信回路を提供することであ
る。
【0012】
【課題を解決するための手段】本発明によるディジタル
受信回路は、入力光を電気信号に変換する光電変換素子
と、前記光電変換素子の出力を入力とする差動出力増幅
回路と、この差動出力に応じて該差動出力増幅回路のオ
フセット及び入力インピーダンスを制御する制御回路と
を含み、前記差動出力について2値化識別を行うディジ
タル受信回路であって、前記差動出力のピーク値を夫々
検出する第1及び第2のピーク検出回路と、前記第1及
び第2のピーク検出回路によって検出した2つのピーク
値の差を検出するピーク差検出回路と、前記ピーク差検
出回路の検出結果に応じて前記差動出力増幅回路のオフ
セットを制御するオフセット制御回路と、前記第1及び
第2のピーク検出回路によって検出した2つのピーク値
の平均値を求める平均値検出回路と、この求めた平均値
を所定基準電圧と比較する比較回路と、前記比較回路の
比較結果に応じて前記差動出力増幅回路の入力インピー
ダンスを制御する入力インピーダンス制御回路とを含む
ことを特徴とする。
受信回路は、入力光を電気信号に変換する光電変換素子
と、前記光電変換素子の出力を入力とする差動出力増幅
回路と、この差動出力に応じて該差動出力増幅回路のオ
フセット及び入力インピーダンスを制御する制御回路と
を含み、前記差動出力について2値化識別を行うディジ
タル受信回路であって、前記差動出力のピーク値を夫々
検出する第1及び第2のピーク検出回路と、前記第1及
び第2のピーク検出回路によって検出した2つのピーク
値の差を検出するピーク差検出回路と、前記ピーク差検
出回路の検出結果に応じて前記差動出力増幅回路のオフ
セットを制御するオフセット制御回路と、前記第1及び
第2のピーク検出回路によって検出した2つのピーク値
の平均値を求める平均値検出回路と、この求めた平均値
を所定基準電圧と比較する比較回路と、前記比較回路の
比較結果に応じて前記差動出力増幅回路の入力インピー
ダンスを制御する入力インピーダンス制御回路とを含む
ことを特徴とする。
【0013】また、本発明による他のディジタル受信回
路は、入力光を電気信号に変換する光電変換素子と、前
記光電変換素子の出力を増幅するトランスインピーダン
スアンプ及びこの増幅出力を所定基準電圧と比較した比
較結果を差動信号として出力する差動増幅回路とを含
み、前記差動出力について2値化識別を行うディジタル
受信回路であって、前記差動出力のピーク値を夫々検出
する第1及び第2のピーク検出回路と、前記第1及び第
2のピーク検出回路によって検出した2つのピーク値の
差を検出するピーク差検出回路と、前記ピーク差検出回
路の検出結果に応じて前記差動出力増幅回路のオフセッ
トを制御するオフセット制御回路と、前記トランスイン
ピーダンスアンプの出力のピーク値を検出する第3のピ
ーク検出回路と、前記第3のピーク検出回路によって検
出したピーク値に応じて前記差動出力増幅回路の入力イ
ンピーダンスを制御する入力インピーダンス制御回路と
を含むことを特徴とする。
路は、入力光を電気信号に変換する光電変換素子と、前
記光電変換素子の出力を増幅するトランスインピーダン
スアンプ及びこの増幅出力を所定基準電圧と比較した比
較結果を差動信号として出力する差動増幅回路とを含
み、前記差動出力について2値化識別を行うディジタル
受信回路であって、前記差動出力のピーク値を夫々検出
する第1及び第2のピーク検出回路と、前記第1及び第
2のピーク検出回路によって検出した2つのピーク値の
差を検出するピーク差検出回路と、前記ピーク差検出回
路の検出結果に応じて前記差動出力増幅回路のオフセッ
トを制御するオフセット制御回路と、前記トランスイン
ピーダンスアンプの出力のピーク値を検出する第3のピ
ーク検出回路と、前記第3のピーク検出回路によって検
出したピーク値に応じて前記差動出力増幅回路の入力イ
ンピーダンスを制御する入力インピーダンス制御回路と
を含むことを特徴とする。
【0014】そして、前記入力インピーダンス制御回路
は、前記差動出力増幅回路の入力にエミッタ又はソース
が接続されたトランジスタを含み、前記比較回路の比較
結果に応じて前記トランジスタのベース電圧又はゲート
電圧を制御するものとするか、前記差動出力増幅回路の
入力にエミッタ又はソースが接続されたトランジスタを
含み、前記第3のピーク検出回路によって検出したピー
ク値に応じて前記トランジスタのベース電圧又はゲート
電圧を制御するものとする。また、前記オフセット制御
回路は、前記差動出力増幅回路の入力にコレクタ又はド
レインが接続されたトランジスタを含み、前記ピーク差
検出回路の検出結果に応じて前記トランジスタのベース
電圧又はゲート電圧を制御することを特徴とする。
は、前記差動出力増幅回路の入力にエミッタ又はソース
が接続されたトランジスタを含み、前記比較回路の比較
結果に応じて前記トランジスタのベース電圧又はゲート
電圧を制御するものとするか、前記差動出力増幅回路の
入力にエミッタ又はソースが接続されたトランジスタを
含み、前記第3のピーク検出回路によって検出したピー
ク値に応じて前記トランジスタのベース電圧又はゲート
電圧を制御するものとする。また、前記オフセット制御
回路は、前記差動出力増幅回路の入力にコレクタ又はド
レインが接続されたトランジスタを含み、前記ピーク差
検出回路の検出結果に応じて前記トランジスタのベース
電圧又はゲート電圧を制御することを特徴とする。
【0015】さらに、前記差動出力増幅回路は差動入力
型でありかつ前記ピーク差検出回路は差動出力型であ
り、前記オフセット制御回路は前記差動出力増幅回路の
正相及び逆相の入力電圧を前記ピーク差検出回路の正相
及び逆相の出力で夫々制御し、前記入力インピーダンス
制御回路は前記比較回路の比較結果に応じて前記差動出
力増幅回路の正相及び逆相の入力電圧を制御することを
特徴とする。
型でありかつ前記ピーク差検出回路は差動出力型であ
り、前記オフセット制御回路は前記差動出力増幅回路の
正相及び逆相の入力電圧を前記ピーク差検出回路の正相
及び逆相の出力で夫々制御し、前記入力インピーダンス
制御回路は前記比較回路の比較結果に応じて前記差動出
力増幅回路の正相及び逆相の入力電圧を制御することを
特徴とする。
【0016】そして、前記オフセット制御回路は、前記
差動出力増幅回路の正相の入力端子と負電源電圧との間
にソース及びドレイン(コレクタ及びエミッタ)が接続
された第1のトランジスタと、前記差動出力増幅回路の
逆相の入力端子と負電源電圧との間にソース及びドレイ
ン(コレクタ及びエミッタ)が接続された第2のトラン
ジスタとを含み、これら第1及び第2のトランジスタ夫
々のゲート(ベース)を前記ピーク差検出回路の差動出
力で制御するようにしたことを特徴とする。また、前記
入力インピーダンス制御回路は、前記差動出力増幅回路
の正相及び逆相の入力端子間にソース及びドレインが接
続され前記比較回路の比較結果に応じてゲートが制御さ
れる第3のトランジスタを含むことを特徴とする。
差動出力増幅回路の正相の入力端子と負電源電圧との間
にソース及びドレイン(コレクタ及びエミッタ)が接続
された第1のトランジスタと、前記差動出力増幅回路の
逆相の入力端子と負電源電圧との間にソース及びドレイ
ン(コレクタ及びエミッタ)が接続された第2のトラン
ジスタとを含み、これら第1及び第2のトランジスタ夫
々のゲート(ベース)を前記ピーク差検出回路の差動出
力で制御するようにしたことを特徴とする。また、前記
入力インピーダンス制御回路は、前記差動出力増幅回路
の正相及び逆相の入力端子間にソース及びドレインが接
続され前記比較回路の比較結果に応じてゲートが制御さ
れる第3のトランジスタを含むことを特徴とする。
【0017】要するに本回路では、差動出力増幅回路を
用い、その差動出力で入力インピーダンス及びオフセッ
トを制御しているので、従来必要であった交流結合用の
コンデンサが不要になり、全DC結合できかつ最小限の
部品点数で、容易に1チップ集積化することができるの
である。
用い、その差動出力で入力インピーダンス及びオフセッ
トを制御しているので、従来必要であった交流結合用の
コンデンサが不要になり、全DC結合できかつ最小限の
部品点数で、容易に1チップ集積化することができるの
である。
【0018】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。図1は、本発明によるデ
ィジタル光受信回路の第1の実施の形態を示すブロック
図である。
いて図面を参照して説明する。図1は、本発明によるデ
ィジタル光受信回路の第1の実施の形態を示すブロック
図である。
【0019】フォトダイオード1で光電変換された電流
パルスは、差動出力増幅器2により電流・電圧変換後、
増幅されて出力される。この出力は識別回路14に導か
れ、差動出力増幅器2の正相出力及び逆相出力の差電圧
の正負に応じて論理「1」及び「0」のいずれか一方が
出力される。
パルスは、差動出力増幅器2により電流・電圧変換後、
増幅されて出力される。この出力は識別回路14に導か
れ、差動出力増幅器2の正相出力及び逆相出力の差電圧
の正負に応じて論理「1」及び「0」のいずれか一方が
出力される。
【0020】差動出力増幅器2は、反転型トランスイン
ピーダンスアンプ11と、トランスインピーダンスアン
プ11の無信号入力時出力とほぼ等しい電圧を発生する
定電圧源12と、トランスインピーダンスアンプ11の
出力と定電圧源12の出力とを入力とする差動増幅器1
3とで構成されている。差動増幅器13は、出力振幅
2.0Vでリミッティング状態となる。
ピーダンスアンプ11と、トランスインピーダンスアン
プ11の無信号入力時出力とほぼ等しい電圧を発生する
定電圧源12と、トランスインピーダンスアンプ11の
出力と定電圧源12の出力とを入力とする差動増幅器1
3とで構成されている。差動増幅器13は、出力振幅
2.0Vでリミッティング状態となる。
【0021】トランスインピーダンスアンプ11の入力
端には、エミッタがトランスインピーダンスアンプ11
の入力端に接続されコレクタが正電源に接続されたnp
n型トランジスタ3と、コレクタがトランスインピーダ
ンスアンプ11の入力端に接続されたエミッタが負電源
に接続されたnpn型トランジスタ4とが接続されてい
る。
端には、エミッタがトランスインピーダンスアンプ11
の入力端に接続されコレクタが正電源に接続されたnp
n型トランジスタ3と、コレクタがトランスインピーダ
ンスアンプ11の入力端に接続されたエミッタが負電源
に接続されたnpn型トランジスタ4とが接続されてい
る。
【0022】差動出力増幅器2の正相出力及び逆相出力
は、夫々分岐されてピーク検出回路5及び6に入力さ
れ、正相出力パルス及び逆相出力パルスのピーク値が夫
々検出されて保持される。保持された差動出力増幅器2
の正相出力及び逆相出力のピーク値の差電圧は演算増幅
器7により増幅され、レベルシフトされて、トランジス
タ4のベースに導かれる。
は、夫々分岐されてピーク検出回路5及び6に入力さ
れ、正相出力パルス及び逆相出力パルスのピーク値が夫
々検出されて保持される。保持された差動出力増幅器2
の正相出力及び逆相出力のピーク値の差電圧は演算増幅
器7により増幅され、レベルシフトされて、トランジス
タ4のベースに導かれる。
【0023】また、抵抗分圧回路で構成された平均値検
出回路8により、保持された差動出力増幅器2の正相出
力及び逆相出力の平均値が得られる。この平均値は演算
増幅器10によって定電圧源9と比較された後、増幅さ
れレベルシフトされてトランジスタ3のベースに導かれ
る。
出回路8により、保持された差動出力増幅器2の正相出
力及び逆相出力の平均値が得られる。この平均値は演算
増幅器10によって定電圧源9と比較された後、増幅さ
れレベルシフトされてトランジスタ3のベースに導かれ
る。
【0024】次に、第1の実施形態の動作について図2
を参照して説明する。
を参照して説明する。
【0025】まず、差動出力増幅器2の出力振幅が1.
6V以下の場合においては、トランジスタ3のベース・
エミッタ電圧は約0.5V以下にバイアスされており、
トランジスタ3はオフ状態にある。よって、この場合は
トランジスタ4,演算増幅器7並びにピーク検出器5及
び6で構成されるオフセット制御ループのみの動作を考
慮すればよい。
6V以下の場合においては、トランジスタ3のベース・
エミッタ電圧は約0.5V以下にバイアスされており、
トランジスタ3はオフ状態にある。よって、この場合は
トランジスタ4,演算増幅器7並びにピーク検出器5及
び6で構成されるオフセット制御ループのみの動作を考
慮すればよい。
【0026】増幅器2は差動出力型であるため、正相出
力及び逆相出力の振幅はほぼ等しく、また、オフセット
制御ループの動作により正相出力のピーク値と逆相出力
のピーク値とがほぼ等しくなっている。このため、交流
結合用のカップリングコンデンサを用いることなしに識
別回路14に入力される正相出力の中心値と逆相出力の
中心値もほぼ等しくなる。よって、識別レベル制御がな
されたこととなる。すなわち、図2において、マーク部
に相当するA点の電圧AM、スペース部に相当するA点
の電圧AS、マーク部に相当するA′点の電圧A′M、
スペース部に相当するA′点の電圧A′Sとして夫々示
されているように、差動出力増幅器2のトランスインピ
ーダンス利得をRF 、差動出力増幅器2への入力電流振
幅をIinとすると、差動出力増幅器2における差動出力
電圧、すなわち、正相出力電圧と逆相出力電圧との差電
圧は、マーク時で+IinRF ,スペース時で−IinRF
となる。
力及び逆相出力の振幅はほぼ等しく、また、オフセット
制御ループの動作により正相出力のピーク値と逆相出力
のピーク値とがほぼ等しくなっている。このため、交流
結合用のカップリングコンデンサを用いることなしに識
別回路14に入力される正相出力の中心値と逆相出力の
中心値もほぼ等しくなる。よって、識別レベル制御がな
されたこととなる。すなわち、図2において、マーク部
に相当するA点の電圧AM、スペース部に相当するA点
の電圧AS、マーク部に相当するA′点の電圧A′M、
スペース部に相当するA′点の電圧A′Sとして夫々示
されているように、差動出力増幅器2のトランスインピ
ーダンス利得をRF 、差動出力増幅器2への入力電流振
幅をIinとすると、差動出力増幅器2における差動出力
電圧、すなわち、正相出力電圧と逆相出力電圧との差電
圧は、マーク時で+IinRF ,スペース時で−IinRF
となる。
【0027】なお、トランジスタ4のコレクタ電流によ
るショット雑音増に伴うS/N比の劣化が懸念される。
しかし、定電圧源12の出力電圧をトランスインピーダ
ンスアンプ11の無信号入力時出力とほぼ等しく設定し
ているため、トランジスタ4のコレクタ電流は入力電流
振幅にかかわらずほぼIin/2となる。よって、回路の
S/N比が問題となる微弱振幅信号の入力時に、同電流
によるショット雑音はトランスインピーダンスアンプ1
1の回路雑音と比較して微小なものとなる。したがっ
て、S/N比の劣化は問題にはならない。
るショット雑音増に伴うS/N比の劣化が懸念される。
しかし、定電圧源12の出力電圧をトランスインピーダ
ンスアンプ11の無信号入力時出力とほぼ等しく設定し
ているため、トランジスタ4のコレクタ電流は入力電流
振幅にかかわらずほぼIin/2となる。よって、回路の
S/N比が問題となる微弱振幅信号の入力時に、同電流
によるショット雑音はトランスインピーダンスアンプ1
1の回路雑音と比較して微小なものとなる。したがっ
て、S/N比の劣化は問題にはならない。
【0028】次に、入力電流振幅が増加して、差動出力
増幅器2の出力振幅が1.6Vを越えると、平均値検出
回路8の出力電圧が定電圧源9の出力電圧に近付くこと
によりトランジスタ3のベース・エミッタ電圧が0.5
Vを上回り、トランジスタ3が徐々にオン状態となる。
すなわち、差動出力増幅器2の入力端からみたトランジ
スタ3の入力インピーダンスが低減される。
増幅器2の出力振幅が1.6Vを越えると、平均値検出
回路8の出力電圧が定電圧源9の出力電圧に近付くこと
によりトランジスタ3のベース・エミッタ電圧が0.5
Vを上回り、トランジスタ3が徐々にオン状態となる。
すなわち、差動出力増幅器2の入力端からみたトランジ
スタ3の入力インピーダンスが低減される。
【0029】よって、入力電流パルスの交流成分はトラ
ンジスタ3に、直流成分はトランジスタ4に夫々流出
し、ごく一部のみがトランスインピーダンスアンプ11
に入力される。入力電流振幅が増加すると、トランジス
タ3のベース・エミッタ電圧が増加することにより入力
インピーダンスが更に低下し、入力電流パルスの交流成
分は更にトランジスタ3に流れるようになる。かくし
て、差動出力増幅器2の出力振幅がほぼ1.6Vで一定
に保たれる自動利得制御がなされる。これにより、トラ
ンスインピーダンスアンプ11と比較すると入力ダイナ
ミックレンジが飛躍的に増大する。
ンジスタ3に、直流成分はトランジスタ4に夫々流出
し、ごく一部のみがトランスインピーダンスアンプ11
に入力される。入力電流振幅が増加すると、トランジス
タ3のベース・エミッタ電圧が増加することにより入力
インピーダンスが更に低下し、入力電流パルスの交流成
分は更にトランジスタ3に流れるようになる。かくし
て、差動出力増幅器2の出力振幅がほぼ1.6Vで一定
に保たれる自動利得制御がなされる。これにより、トラ
ンスインピーダンスアンプ11と比較すると入力ダイナ
ミックレンジが飛躍的に増大する。
【0030】本状態においても増幅器2は差動出力型で
あり、かつ、リミッティング振幅2.0Vを下回る振幅
1.6Vで用いている。このため、正相出力及び逆相出
力の振幅はほぼ等しく、また、オフセット制御ループの
動作により正相出力のピーク値と逆相出力のピーク値と
がほぼ等しくなっている。したがって、交流結合用のカ
ップリングコンデンサを用いることなしに識別回路14
に入力される正相出力の中心値と逆相出力の中心値とが
ほぼ等しくなり、全DC結合で自動利得制御と同時に識
別レベル制御がなされたこととなる。よって、同回路の
1チップIC化が容易に実現され、小型化,低価格化及
び低消費電力化が可能となる。
あり、かつ、リミッティング振幅2.0Vを下回る振幅
1.6Vで用いている。このため、正相出力及び逆相出
力の振幅はほぼ等しく、また、オフセット制御ループの
動作により正相出力のピーク値と逆相出力のピーク値と
がほぼ等しくなっている。したがって、交流結合用のカ
ップリングコンデンサを用いることなしに識別回路14
に入力される正相出力の中心値と逆相出力の中心値とが
ほぼ等しくなり、全DC結合で自動利得制御と同時に識
別レベル制御がなされたこととなる。よって、同回路の
1チップIC化が容易に実現され、小型化,低価格化及
び低消費電力化が可能となる。
【0031】光受信器の小型化,低価格化においては、
ICに外付けする部品点数の低減も極めて重要である。
従来例では、ピーク検出回路17及び18のホールド容
量兼用のポール形成用コンデンサ2個、カップリングコ
ンデンサ23の1個、リミッティングアンプ24のオフ
セットキャンセル用時定数回路1個の計4点のコンデン
サをIC内に収容できない。一方、本実施例では、ピー
ク検出回路5及び6の充放電時定数によって自動利得制
御ループ及びオフセット制御ループの2次の極が形成さ
れるループ設計になっている。このため、ホールド用コ
ンデンサの容量は200pFとしており、実用上問題の
ないチップサイズでIC内に収容できる。また、トラン
ジスタ3及び4のベース部に0.1μFのコンデンサを
並列接続することで1次の極が構成されている。かくし
て、IC内に収容不可能なコンデンサ数は2個に低減さ
れ、広ダイナミックレンジ光受信器の小型クリアモール
ド内実装を可能とし、大幅な小型化,低価格化を実現で
きる。
ICに外付けする部品点数の低減も極めて重要である。
従来例では、ピーク検出回路17及び18のホールド容
量兼用のポール形成用コンデンサ2個、カップリングコ
ンデンサ23の1個、リミッティングアンプ24のオフ
セットキャンセル用時定数回路1個の計4点のコンデン
サをIC内に収容できない。一方、本実施例では、ピー
ク検出回路5及び6の充放電時定数によって自動利得制
御ループ及びオフセット制御ループの2次の極が形成さ
れるループ設計になっている。このため、ホールド用コ
ンデンサの容量は200pFとしており、実用上問題の
ないチップサイズでIC内に収容できる。また、トラン
ジスタ3及び4のベース部に0.1μFのコンデンサを
並列接続することで1次の極が構成されている。かくし
て、IC内に収容不可能なコンデンサ数は2個に低減さ
れ、広ダイナミックレンジ光受信器の小型クリアモール
ド内実装を可能とし、大幅な小型化,低価格化を実現で
きる。
【0032】また、ピーク検出回路5及び6を1次の極
とし、ピーク検出回路5及び6として、IEEE Jo
urnal of Solid−State Circ
uit第31巻第9号第1331頁で述べられている様
な、BiCMOSを用いた微小電流回路を適用したリー
クの少ないものを適用すれば、電源バイパス以外の外付
けコンデンサを完全に不要とすることもできる。
とし、ピーク検出回路5及び6として、IEEE Jo
urnal of Solid−State Circ
uit第31巻第9号第1331頁で述べられている様
な、BiCMOSを用いた微小電流回路を適用したリー
クの少ないものを適用すれば、電源バイパス以外の外付
けコンデンサを完全に不要とすることもできる。
【0033】図3は本発明によるディジタル光受信回路
の第2の実施の形態を示すブロック図であり、図1と同
等部分は同一符号により示されている。本回路におい
て、フォトダイオード1,差動出力増幅器2,識別回路
14,差動出力増幅器2,反転型トランスインピーダン
スアンプ11,定電圧源12及び差動増幅器13は第1
の実施の形態と同様のものであり、トランスインピーダ
ンスアンプ11の入力端にはnpn型トランジスタ3及
び4が接続されている。さらに、差動出力増幅器2の正
相出力及び逆相出力が夫々分岐されてピーク検出回路5
及び6に入力され、正相出力及び逆相出力パルスのピー
ク値が夫々検出されて保持される。この保持された差動
出力増幅器2の正相出力及び逆相出力パルスのピーク値
の差電圧は演算増幅器7により増幅されレベルシフトさ
れて、トランジスタ4のベースに導かれる。
の第2の実施の形態を示すブロック図であり、図1と同
等部分は同一符号により示されている。本回路におい
て、フォトダイオード1,差動出力増幅器2,識別回路
14,差動出力増幅器2,反転型トランスインピーダン
スアンプ11,定電圧源12及び差動増幅器13は第1
の実施の形態と同様のものであり、トランスインピーダ
ンスアンプ11の入力端にはnpn型トランジスタ3及
び4が接続されている。さらに、差動出力増幅器2の正
相出力及び逆相出力が夫々分岐されてピーク検出回路5
及び6に入力され、正相出力及び逆相出力パルスのピー
ク値が夫々検出されて保持される。この保持された差動
出力増幅器2の正相出力及び逆相出力パルスのピーク値
の差電圧は演算増幅器7により増幅されレベルシフトさ
れて、トランジスタ4のベースに導かれる。
【0034】反転型トランスインピーダンスアンプ11
の出力、すなわち差動出力増幅器2に対して差動増幅器
13の利得分の1でありかつレベルシフトされた信号出
力は、ピーク検出回路17によってそのピーク値が検出
される。このピーク検出器17の出力はレベルシフトさ
れてトランジスタ3のベースに導かれる。
の出力、すなわち差動出力増幅器2に対して差動増幅器
13の利得分の1でありかつレベルシフトされた信号出
力は、ピーク検出回路17によってそのピーク値が検出
される。このピーク検出器17の出力はレベルシフトさ
れてトランジスタ3のベースに導かれる。
【0035】次に、第2の実施形態の動作について再度
図2を参照して説明する。
図2を参照して説明する。
【0036】差動出力増幅器2の出力振幅が1.6V以
下の場合の動作は上述した第1の実施形態の場合と同様
である。
下の場合の動作は上述した第1の実施形態の場合と同様
である。
【0037】入力電流振幅が増加して、差動出力増幅器
2の出力振幅が1.6Vを越えると、それに比例して反
転型トランスインピーダンスアンプ11の振幅も増加
し、ピーク値検出回路17の出力電圧が上昇してトラン
ジスタ3のベース・エミッタ電圧が0.5Vを上回り、
トランジスタ3が徐々にオン状態となる。すなわち、第
1の実施形態と同様に差動出力増幅器2の入力端からみ
たトランジスタ3の入力インピーダンスが低減される。
2の出力振幅が1.6Vを越えると、それに比例して反
転型トランスインピーダンスアンプ11の振幅も増加
し、ピーク値検出回路17の出力電圧が上昇してトラン
ジスタ3のベース・エミッタ電圧が0.5Vを上回り、
トランジスタ3が徐々にオン状態となる。すなわち、第
1の実施形態と同様に差動出力増幅器2の入力端からみ
たトランジスタ3の入力インピーダンスが低減される。
【0038】この第2の実施形態の場合においても、ピ
ーク検出回路5及び6の充放電時定数によって自動利得
制御ループ及びオフセット制御ループの2次の極が形成
されるループ設計になっている。このため、ホールド用
コンデンサの容量は200pFとしており、実用上問題
のないチップサイズでIC内に収容できる。また、ピー
ク検出回路17のホールド用である0.1μFのコンデ
ンサ及びトランジスタ4のベース部に並列接続した0.
1μFのコンデンサで1次の極が構成されている。かく
して、IC内に収容不可能なコンデンサ数は2個に低減
され、広ダイナミックレンジ光受信器の小型クリアモー
ルド(透明モールド)内実装を可能とし、大幅な小型
化,低価格化を実現できる。このことは第1の実施形態
の場合と同様である。
ーク検出回路5及び6の充放電時定数によって自動利得
制御ループ及びオフセット制御ループの2次の極が形成
されるループ設計になっている。このため、ホールド用
コンデンサの容量は200pFとしており、実用上問題
のないチップサイズでIC内に収容できる。また、ピー
ク検出回路17のホールド用である0.1μFのコンデ
ンサ及びトランジスタ4のベース部に並列接続した0.
1μFのコンデンサで1次の極が構成されている。かく
して、IC内に収容不可能なコンデンサ数は2個に低減
され、広ダイナミックレンジ光受信器の小型クリアモー
ルド(透明モールド)内実装を可能とし、大幅な小型
化,低価格化を実現できる。このことは第1の実施形態
の場合と同様である。
【0039】図4は、本発明によるディジタル光受信回
路の第3の実施の形態を示すブロック図である。この図
4の実施形態では、差動出力増幅器2aは差動入力型で
あり、トランスインピーダンスアンプ11aも同様であ
る。そして、入力インピーダンス可変回路は、増幅器2
aの正相入力端子及び逆相入力端子にドレイン及びソー
スを接続したNチャネルMOSFET3aである。同F
ET3aのゲート電圧を増加させることでドレイン・ソ
ース間抵抗を低減し、入力インピーダンスを変化できる
ようにしている。
路の第3の実施の形態を示すブロック図である。この図
4の実施形態では、差動出力増幅器2aは差動入力型で
あり、トランスインピーダンスアンプ11aも同様であ
る。そして、入力インピーダンス可変回路は、増幅器2
aの正相入力端子及び逆相入力端子にドレイン及びソー
スを接続したNチャネルMOSFET3aである。同F
ET3aのゲート電圧を増加させることでドレイン・ソ
ース間抵抗を低減し、入力インピーダンスを変化できる
ようにしている。
【0040】また、オフセット可変回路は、増幅器2a
の正相及び逆相入力端子に接続されたNチャネルMOS
FET4a及び4bである。これら両FET4a及び4
bは、共にドレインが増幅器2aの入力端子に、ソース
が負電源VEEに接続されている。これらNチャネルMO
SFET4a及び4bの代わりにバイポーラトランジス
タを用いることもできる。この場合、両トランジスタの
コレクタを増幅器2aの入力端子に、エミッタを負電源
VEEに接続し、ベースへのバイアスを増幅器7の出力で
制御すれば良い。
の正相及び逆相入力端子に接続されたNチャネルMOS
FET4a及び4bである。これら両FET4a及び4
bは、共にドレインが増幅器2aの入力端子に、ソース
が負電源VEEに接続されている。これらNチャネルMO
SFET4a及び4bの代わりにバイポーラトランジス
タを用いることもできる。この場合、両トランジスタの
コレクタを増幅器2aの入力端子に、エミッタを負電源
VEEに接続し、ベースへのバイアスを増幅器7の出力で
制御すれば良い。
【0041】以上のように、本回路によれば、広ダイナ
ミックレンジな光受信器を1チップ集積化が容易な全D
C結合かつ最小限の部品点数で実現できる。このため、
光データリンク用の受信器の小型化,低価格化,低消費
電力化,プラスチック光ファイバ等の安価で損失の大き
い伝送路に対応した広受信ダイナミックレンジ化が可能
となり、極めて有用である。
ミックレンジな光受信器を1チップ集積化が容易な全D
C結合かつ最小限の部品点数で実現できる。このため、
光データリンク用の受信器の小型化,低価格化,低消費
電力化,プラスチック光ファイバ等の安価で損失の大き
い伝送路に対応した広受信ダイナミックレンジ化が可能
となり、極めて有用である。
【0042】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【0043】(1) 前記トランジスタは、バイポーラ
型トランジスタであることを特徴とする請求項3又は4
記載のディジタル受信回路。
型トランジスタであることを特徴とする請求項3又は4
記載のディジタル受信回路。
【0044】(2) 前記トランジスタは、電界効果型
トランジスタであることを特徴とする請求項6又は7記
載のディジタル受信回路。
トランジスタであることを特徴とする請求項6又は7記
載のディジタル受信回路。
【0045】(3) 前記差動出力増幅回路は、前記光
電変換素子の出力を増幅するトランスインピーダンスア
ンプ及びこの増幅出力を所定基準電圧と比較した比較結
果を差動信号として出力する差動増幅回路とを含み、前
記所定基準電圧は前記差動増幅回路の無信号入力時の出
力電圧と等しいことを特徴とする請求項1記載のディジ
タル受信回路。
電変換素子の出力を増幅するトランスインピーダンスア
ンプ及びこの増幅出力を所定基準電圧と比較した比較結
果を差動信号として出力する差動増幅回路とを含み、前
記所定基準電圧は前記差動増幅回路の無信号入力時の出
力電圧と等しいことを特徴とする請求項1記載のディジ
タル受信回路。
【0046】(4) 前記差動出力増幅回路の所定基準
電圧は、該差動増幅回路の無信号入力時の出力電圧と等
しいことを特徴とする請求項2記載のディジタル受信回
路。
電圧は、該差動増幅回路の無信号入力時の出力電圧と等
しいことを特徴とする請求項2記載のディジタル受信回
路。
【0047】
【発明の効果】以上説明したように本発明は、差動出力
増幅回路を用い、その差動出力で入力インピーダンス及
びオフセットを制御することにより、従来必要であった
交流結合用のコンデンサが不要になり、全DC結合でき
かつ最小限の部品点数で、容易に1チップ集積化するこ
とができるという効果がある。
増幅回路を用い、その差動出力で入力インピーダンス及
びオフセットを制御することにより、従来必要であった
交流結合用のコンデンサが不要になり、全DC結合でき
かつ最小限の部品点数で、容易に1チップ集積化するこ
とができるという効果がある。
【図1】本発明の第1の実施の形態によるディジタル受
信回路の構成を示すブロック図である。
信回路の構成を示すブロック図である。
【図2】図1のディジタル受信回路の動作を示す波形図
である。
である。
【図3】本発明の第2の実施の形態によるディジタル受
信回路の構成を示すブロック図である。
信回路の構成を示すブロック図である。
【図4】本発明の第3の実施の形態によるディジタル受
信回路の構成を示すブロック図である。
信回路の構成を示すブロック図である。
【図5】従来のディジタル受信回路の構成を示すブロッ
ク図である。
ク図である。
【図6】図5のディジタル受信回路の動作を示す波形図
である。
である。
1 フォトダイオード 2,2a 差動出力増幅器 3,4 npn型トランジスタ 3,4a,4b Nチャネル型MOSトランジスタ 5,6,17,18 ピーク検出回路 7,10,20,22 演算増幅器 8 平均値検出回路 9,12,19,21 定電圧源 11,11a トランスインピーダンスアンプ 13 差動増幅器 14 識別回路 15 プリアンプ部 16 ポストアンプ部
フロントページの続き (51)Int.Cl.7 識別記号 FI H04B 10/26 10/28 (56)参考文献 特開 昭62−257204(JP,A) 特開 昭62−15909(JP,A) 特開 平2−174409(JP,A) 特開 平6−310937(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03F 3/08 H03F 3/45 H04B 10/00 - 10/28
Claims (9)
- 【請求項1】 入力光を電気信号に変換する光電変換素
子と、前記光電変換素子の出力を入力とする差動出力増
幅回路と、この差動出力に応じて該差動出力増幅回路の
オフセット及び入力インピーダンスを制御する制御回路
とを含み、前記差動出力について2値化識別を行うディ
ジタル受信回路であって、前記差動出力のピーク値を夫
々検出する第1及び第2のピーク検出回路と、前記第1
及び第2のピーク検出回路によって検出した2つのピー
ク値の差を検出するピーク差検出回路と、前記ピーク差
検出回路の検出結果に応じて前記差動出力増幅回路のオ
フセットを制御するオフセット制御回路と、前記第1及
び第2のピーク検出回路によって検出した2つのピーク
値の平均値を求める平均値検出回路と、この求めた平均
値を所定基準電圧と比較する比較回路と、前記比較回路
の比較結果に応じて前記差動出力増幅回路の入力インピ
ーダンスを制御する入力インピーダンス制御回路とを含
むことを特徴とするディジタル受信回路。 - 【請求項2】 入力光を電気信号に変換する光電変換素
子と、前記光電変換素子の出力を増幅するトランスイン
ピーダンスアンプ及びこの増幅出力を所定基準電圧と比
較した比較結果を差動信号として出力する差動出力増幅
回路とを含み、前記差動出力について2値化識別を行う
ディジタル受信回路であって、前記差動出力のピーク値
を夫々検出する第1及び第2のピーク検出回路と、前記
第1及び第2のピーク検出回路によって検出した2つの
ピーク値の差を検出するピーク差検出回路と、前記ピー
ク差検出回路の検出結果に応じて前記差動出力増幅回路
のオフセットを制御するオフセット制御回路と、前記ト
ランスインピーダンスアンプの出力のピーク値を検出す
る第3のピーク検出回路と、前記第3のピーク検出回路
によって検出したピーク値に応じて前記差動出力増幅回
路の入力インピーダンスを制御する入力インピーダンス
制御回路とを含むことを特徴とするディジタル受信回
路。 - 【請求項3】 前記入力インピーダンス制御回路は、前
記差動出力増幅回路の入力にエミッタ又はソースが接続
されたトランジスタを含み、前記比較回路の比較結果に
応じて前記トランジスタのベース電圧又はゲート電圧を
制御することを特徴とする請求項1記載のディジタル受
信回路。 - 【請求項4】 前記入力インピーダンス制御回路は、前
記差動出力増幅回路の入力にエミッタ又はソースが接続
されたトランジスタを含み、前記第3のピーク検出回路
によって検出したピーク値に応じて前記トランジスタの
ベース電圧又はゲート電圧を制御することを特徴とする
請求項2記載のディジタル受信回路。 - 【請求項5】 前記オフセット制御回路は、前記差動出
力増幅回路の入力にコレクタ又はドレインが接続された
トランジスタを含み、前記ピーク差検出回路の検出結果
に応じて前記トランジスタのベース電圧又はゲート電圧
を制御することを特徴とする請求項1又は2記載のディ
ジタル受信回路。 - 【請求項6】 前記差動出力増幅回路は差動入力型であ
りかつ前記ピーク差検出回路は差動出力型であり、前記
オフセット制御回路は前記差動出力増幅回路の正相及び
逆相の入力電圧を前記ピーク差検出回路の正相及び逆相
の出力で夫々制御し、前記入力インピーダンス制御回路
は前記比較回路の比較結果に応じて前記差動出力増幅回
路の正相及び逆相の入力端子間の入力インピーダンスを
制御することを特徴とする請求項1記載のディジタル受
信回路。 - 【請求項7】 前記オフセット制御回路は、前記差動出
力増幅回路の正相の入力端子と負電源電圧との間にソー
ス及びドレインが接続された第1のトランジスタと、前
記差動出力増幅回路の逆相の入力端子と負電源電圧との
間にソース及びドレインが接続された第2のトランジス
タとを含み、これら第1及び第2のトランジスタ夫々の
ゲートを前記ピーク差検出回路の差動出力で制御するよ
うにしたことを特徴とする請求項6記載のディジタル受
信回路。 - 【請求項8】 前記オフセット制御回路は、前記差動出
力増幅回路の正相の入力端子と負電源電圧との間にコレ
クタ及びエミッタが接続された第1のトランジスタと、
前記差動出力増幅回路の逆相の入力端子と負電源電圧と
の間にコレクタ及びエミッタが接続された第2のトラン
ジスタとを含み、これら第1及び第2のトランジスタ夫
々のベースを前記ピーク差検出回路の差動出力で制御す
るようにしたことを特徴とする請求項6記載のディジタ
ル受信回路。 - 【請求項9】 前記入力インピーダンス制御回路は、前
記差動出力増幅回路の正相及び逆相の入力端子間にソー
ス及びドレインが接続され前記比較回路の比較結果に応
じてゲートが制御される第3のトランジスタを含むこと
を特徴とする請求項6〜8のいずれかに記載のディジタ
ル受信回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09160721A JP3098461B2 (ja) | 1997-06-18 | 1997-06-18 | ディジタル受信回路 |
US09/096,007 US6275541B1 (en) | 1997-06-18 | 1998-06-11 | Digital receiver circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09160721A JP3098461B2 (ja) | 1997-06-18 | 1997-06-18 | ディジタル受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH118522A JPH118522A (ja) | 1999-01-12 |
JP3098461B2 true JP3098461B2 (ja) | 2000-10-16 |
Family
ID=15721041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09160721A Expired - Fee Related JP3098461B2 (ja) | 1997-06-18 | 1997-06-18 | ディジタル受信回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6275541B1 (ja) |
JP (1) | JP3098461B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9954622B2 (en) | 2015-12-02 | 2018-04-24 | Sumitomo Electric Industries, Ltd. | Trans-impedance amplifier and optical receiver including the same |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2297716C (en) * | 2000-01-31 | 2004-10-26 | Leitch Technology Corporation | Automatic gain control circuit and optical receiver |
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