JP2021087189A

JP2021087189A - 光受信用回路および光受信器

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Publication number: JP2021087189A
Application number: JP2019217136A
Authority: JP
Inventors: 良之杉本; Yoshiyuki Sugimoto; 熊谷　誠司; Seiji Kumagai; 誠司熊谷
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2019-11-29
Filing date: 2019-11-29
Publication date: 2021-06-03
Anticipated expiration: 2039-11-29
Also published as: US11405111B2; US20210167863A1; JP7419770B2

Abstract

【課題】受信信号の線形性を高めることができる光受信用回路および光受信器を提供する。【解決手段】光受信用回路は、一対の電流信号の一方を受ける第１入力端子と、一対の電流信号の他方を受ける第２入力端子と、第１入力端子と電気的に接続される第１電流端子、第２入力端子と電気的に接続される第２電流端子、及び第１制御信号を受ける第１制御端子を有する第１ＦＥＴと、一対の電流信号の一方のうち第１ＦＥＴへ分流した一部を除く残部を受けて、一対の電圧信号の一方を生成する第１ＴＩＡと、一対の電流信号の他方のうち第１ＦＥＴへ分流した一部を除く残部を受けて、一対の電圧信号の他方を生成する第２ＴＩＡと、一対の電圧信号の一方と一対の電圧信号の他方との電圧差を検出し、電圧差の振幅が所定の値より大きくなったときに第１制御信号を変化させて第１ＦＥＴの抵抗値を小さくする制御回路とを備える。【選択図】図１

Description

本発明は、光受信用回路および光受信器に関する。

特許文献１〜５には、光受信器において受光素子からの電流信号を電圧信号に変換するための回路が開示されている。

特開２０１７−１０３６３６号公報特開平１１−８５２２号公報特開昭６１−１６１００８号公報特開２０１０−２１３１２８号公報特開昭５７−４６５４４号公報

光受信器において、一対の受光素子に一対の光信号が差動信号として入力される場合がある。例えば、近年の光通信の高容量化に伴い、長距離通信ではデジタルコヒーレント光伝送方式が多く用いられる。デジタルコヒーレント光伝送方式では、光受信器において受信した信号光とローカル光とを干渉させた後、生成された差動信号光の一方を第１の受光素子に入力し、差動信号光の他方を第２の受光素子に入力する。そして、第１の受光素子から出力された電流信号をトランスインピーダンスアンプ（ＴＩＡ）において電圧信号に変換し、第２の受光素子から出力された電流信号を別のＴＩＡにおいて電圧信号に変換する。これらの電圧信号の差は、受信信号として光受信器から出力される。

光受信器から出力された受信信号は、高速のＡ／Ｄコンバータを用いてデジタル信号に変換され、データ処理が施されることにより、伝送中に発生した各種の歪などが補償される。その際、受信信号には、信号光の広い強度範囲において高い線形性が要求される。しかし、一般的に大きな光強度域においてはＴＩＡ回路において歪が発生するので、受信信号の線形性が劣化する。本開示は、受信信号の線形性を高めることができる光受信用回路および光受信器を提供することを目的とする。

一実施形態に係る光受信用回路は、一対の光検出素子から供給される一対の電流信号を一対の電圧信号に変換する光受信用回路であって、一対の電流信号の一方を受ける第１入力端子と、一対の電流信号の他方を受ける第２入力端子と、第１入力端子と電気的に接続される第１電流端子と、第２入力端子と電気的に接続される第２電流端子と、第１制御信号を受ける第１制御端子と、を有し、第１制御信号に応じて第１電流端子と第２電流端子との間の抵抗値を変化させる第１ＦＥＴと、第１ＦＥＴの第１電流端子と電気的に接続され、一対の電流信号の一方のうち第１ＦＥＴへ分流した一部を除く残部を受けて、一対の電圧信号の一方を生成する第１ＴＩＡと、第１ＦＥＴの第２電流端子と電気的に接続され、一対の電流信号の他方のうち第１ＦＥＴへ分流した一部を除く残部を受けて、一対の電圧信号の他方を生成する第２ＴＩＡと、一対の電圧信号の一方と一対の電圧信号の他方との電圧差を検出し、電圧差の振幅が所定の値より大きくなったときに第１制御信号を変化させて第１ＦＥＴの抵抗値を小さくする制御回路とを備える。

本開示によれば、受信信号の線形性を高めることができる光受信用回路および光受信器を提供することが可能となる。

図１は、本発明の一実施形態に係る光受信器１Ａの内部構成を示す回路図である。図２は、ＴＩＡ１４，１５の構成例として、ＴＩＡ３０を示す回路図である。図３は、光受信用回路１０Ａによる効果を示すシミュレーション結果であって、信号光強度と電圧信号Ｓ１，Ｓ２の差電圧の振幅（出力振幅）との関係を示している。図４は、光受信用回路１０Ａによる効果を示すシミュレーション結果であって、信号光強度と受信信号の全高調波歪みとの関係を示している。図５は、一変形例に係る光受信用回路１０Ｂの構成を示す回路図である。図６は、制御回路１７の具体的な内部構成の例を示す図である。図７は、光受信用回路１０Ｂの周波数特性を示すグラフである。図８は、更なる変形例として光受信用回路１０Ｃの構成を示す回路図である。図９は、特許文献３に記載された回路構成を示す図である。図１０は、図９に示す回路において、キャパシタ１０４に代えてバイアス回路１０５を設けた場合を示す図である。

［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。一実施形態に係る光受信用回路は、一対の光検出素子から供給される一対の電流信号を一対の電圧信号に変換する光受信用回路であって、一対の電流信号の一方を受ける第１入力端子と、一対の電流信号の他方を受ける第２入力端子と、第１入力端子と電気的に接続される第１電流端子と、第２入力端子と電気的に接続される第２電流端子と、第１制御信号を受ける第１制御端子と、を有し、第１制御信号に応じて第１電流端子と第２電流端子との間の抵抗値を変化させる第１ＦＥＴと、第１ＦＥＴの第１電流端子と電気的に接続され、一対の電流信号の一方のうち第１ＦＥＴへ分流した一部を除く残部を受けて、一対の電圧信号の一方を生成する第１ＴＩＡと、第１ＦＥＴの第２電流端子と電気的に接続され、一対の電流信号の他方のうち第１ＦＥＴへ分流した一部を除く残部を受けて、一対の電圧信号の他方を生成する第２ＴＩＡと、一対の電圧信号の一方と一対の電圧信号の他方との電圧差を検出し、電圧差の振幅が所定の値より大きくなったときに第１制御信号を変化させて第１ＦＥＴの抵抗値を小さくする制御回路とを備える。

この光受信用回路では、第１ＦＥＴが、第１入力端子と第２入力端子との間に接続される。第１入力端子から入力される一方の電流信号と、第２入力端子から入力される他方の電流信号とが互いに逆相（相補的）である場合、第１ＦＥＴの制御端子の電圧が上昇すると、第１ＦＥＴの２つの電流端子の間に、該電圧に応じた大きさの電流が流れる。すなわち、第１ＦＥＴの制御端子の電圧が大きくなるほど、第１入力端子から第１ＴＩＡへ流れる一方の電流信号の残部、及び第２入力端子から第２ＴＩＡへ流れる他方の電流信号の残部は小さくなる。

第１ＦＥＴの制御端子へは、制御回路が第１制御信号を提供する。第１制御信号は、第１ＴＩＡから出力される一方の電圧信号と、第２ＴＩＡから出力される他方の電圧信号との電圧差の振幅を抑制するように決定される。つまり、電圧差の振幅が大きくなる場合、制御回路が第１制御信号を変化させて、第１ＴＩＡ，第２ＴＩＡに入力される電流振幅の増大を抑制する。従って、上記の光受信用回路によれば、各ＴＩＡにおける歪を低減し、受信信号の線形性を高めることができる。

上記の光受信用回路において、第１ＴＩＡは、第２ＴＩＡの電気的特性と同じ電気的特性を有してもよい。この場合、第１ＴＩＡ及び第２ＴＩＡに対して共通に設けられる第１ＦＥＴを用いて、第１ＴＩＡに入力される電流振幅と第２ＴＩＡに入力される電流振幅とを均等に抑制することができる。

上記の光受信用回路は、第１ＦＥＴの第１電流端子及び第１ＴＩＡと第１入力端子との間に電気的に接続された第１インダクタと、第１ＦＥＴの第２電流端子及び第２ＴＩＡと第２入力端子との間に電気的に接続された第２インダクタと、第１入力端子と第１インダクタとの間に電気的に接続される第３電流端子と、第２入力端子と第２インダクタとの間に電気的に接続される第４電流端子と、第２制御信号を受ける第２制御端子と、を有し、第２制御信号に応じて第３電流端子と第４電流端子との間の抵抗値を変化させる第２ＦＥＴと、を更に備え、制御回路は、電圧差の振幅が所定の値より大きくなったときに第２制御信号を変化させて第２ＦＥＴの抵抗値を小さくしてもよい。このような構成によれば、第１インダクタ及び第２インダクタの作用により、光受信用回路の周波数特性を改善するとともに雑音を低減できる。また、第２ＦＥＴを更に設けることにより、第１ＦＥＴがオンする際の周波数特性の変動（特にピーキング）を抑制することができる。

上記の光受信用回路において、第１ＦＥＴのゲート幅Ｗｇ１と、第２ＦＥＴのゲート幅Ｗｇ２との比（Ｗｇ１／Ｗｇ２）が５以下に設定され、第１ＦＥＴのゲート幅Ｗｇ１以外のトランジスタ構造が第２ＦＥＴのゲート幅Ｗｇ２以外のトランジスタ構造と同一となっていてもよい。これにより、第１ＦＥＴがオンする際の周波数特性の変動（特にピーキング）をより効果的に抑制することができる。

一実施形態に係る光受信器は、上記いずれかの光受信用回路と、一対の光検出素子と、を備える。この光受信器によれば、受信信号の線形性を高めることができる。

［本開示の実施形態の詳細］
本開示の光受信用回路および光受信器の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係る光受信器１Ａの内部構成を示す回路図である。この光受信器１Ａは、一対の光検出素子（受光素子）３ａ，３ｂと、光受信用回路１０Ａとを備える。デジタルコヒーレント受信器では、位相変調された信号光と局部発振光とを光９０度ハイブリッドにおいて干渉させ、強度変調信号を得る。その際、差動信号光Ｌ１，Ｌ２が得られるので、光受信器１Ａでは、一方の差動信号光Ｌ１を光検出素子３ａが受け、他方の差動信号光Ｌ２を光検出素子３ｂが受ける。光検出素子３ａ，３ｂは例えばフォトダイオードである。光検出素子３ａ，３ｂは、ともに同一の光学的特性および電気的特性を有することが好ましい。

光受信用回路１０Ａは、一対の光検出素子３ａ，３ｂから出力される一対の電流信号Ｉｐｄ１，Ｉｐｄ２を受け、その差動電流信号Ｉｐｄ１，Ｉｐｄ２を一対の電圧信号Ｓ１，Ｓ２に変換する。光検出素子３ａ，３ｂに入力される信号光Ｌ１，Ｌ２は相補的なので、電流信号Ｉｐｄ１，Ｉｐｄ２もまた相補信号となる。ここでいう相補信号とは、例えば、電流信号Ｉｐｄ１が増加するときに電流信号Ｉｐｄ２が減少し、電流信号Ｉｐｄ１が減少するときに電流信号Ｉｐｄ２が増加することを表す。また、例えば、電流信号Ｉｐｄ１が最大値（ピーク値）となるときに電流信号Ｉｐｄ２は最小値（ボトム値）となり、電流信号Ｉｐｄ１が最小値となるときに電流信号Ｉｐｄ２は最大値となる関係を有する。一般に、電流信号Ｉｐｄ１の強度（振幅）は、電流信号Ｉｐｄ２の強度（振幅）と等しいことが好ましい。すなわち、一対の電流信号は、例えば、差動電流信号である。相補信号の意味は、電圧信号についても同様である。すなわち、一対の電圧信号は、例えば、差動電圧信号である。光受信用回路１０Ａは、第１入力端子１１、第２入力端子１２、ＦＥＴ１３、ＴＩＡ１４、ＴＩＡ１５、バッファアンプ１６、及び制御回路１７を備える。なお、光受信用回路１０Ａは、光検出素子３ａ，３ｂに対して独立したパッケージを有してもよい。また、光受信用回路１０Ａは、単一の半導体チップ上に形成されていてもよい。

第１入力端子１１及び第２入力端子１２は、例えば光受信用回路１０Ａのパッケージから突出したリード端子である。第１入力端子１１は、パッケージの外部に設けられる配線を介して、光検出素子３ａのアノードと電気的に接続される。光検出素子３ａのカソードは、電源電位線２１と電気的に接続され、電源電位線２１からバイアス電圧の供給を受ける。電源電位線２１の電圧は例えば５Ｖである。光検出素子３ａには、差動信号光Ｌ１，Ｌ２のうち一方の信号光Ｌ１が入射する。光検出素子３ａは、信号光Ｌ１を電流信号（フォトカレント）に変換して、差動電流信号を構成する相補的な一対の電流信号Ｉｐｄ１，Ｉｐｄ２のうち一方（電流信号Ｉｐｄ１）を出力する。第１入力端子１１は、この電流信号Ｉｐｄ１を光検出素子３ａから受ける。

第２入力端子１２は、パッケージの外部に設けられる配線を介して、光検出素子３ｂのアノードと電気的に接続される。光検出素子３ｂのカソードは、電源電位線２１と電気的に接続され、電源電位線２１からバイアス電圧の供給を受ける。この電源電位線２１は、光検出素子３ａのカソードに接続された電源電位線２１と共通の電位を有してもよい。光検出素子３ｂには、差動信号光Ｌ１，Ｌ２のうち他方の信号光Ｌ２が入射する。光検出素子３ｂは、信号光Ｌ２を電流信号（フォトカレント）に変換して、差動電流信号を構成する一対の電流信号Ｉｐｄ１，Ｉｐｄ２のうち他方（電流信号Ｉｐｄ２）を出力する。第２入力端子１２は、この電流信号Ｉｐｄ２を光検出素子３ｂから受ける。なお、光受信用回路１０Ａが単一の半導体チップ上に形成される場合は、第１入力端子１１及び第２入力端子１２は、例えば、半導体チップ上の周縁部にてそれぞれ単一のボンディングパッドとして形成される。その際、第１入力端子１１及び第２入力端子１２は、光検出素子３ａ，３ｂとボンディングワイヤによってそれぞれ電気的に接続される。

ＦＥＴ１３は、本実施形態における第１ＦＥＴである。ＦＥＴ１３は、２つの電流端子（ソース及びドレイン）と、１つの制御端子（ゲート）とを有する電界効果トランジスタ（ＦＥＴ）である。以下、２つの電流端子をそれぞれ区別するために第１電流端子及び第２電流端子と呼ぶことがある。ＦＥＴ１３は、後述するように可変抵抗素子として用いられる。そのため、第１電流端子と第２電流端子との区別は説明上の便宜的な名称であって、例えば、第１電流端子がソースであって第２電流端子がドレインであってもよく、反対に、第１電流端子がドレインであって第２電流端子がソースであってもよい。ＦＥＴ１３は、２つの電流端子を入れ替えても同様に動作し、同様の電気的特性を有することが好ましい。

ＦＥＴ１３は、第１入力端子１１と第２入力端子１２との間に交流電流を流すために設けられる。一対の電流信号Ｉｐｄ１、Ｉｐｄ２は、それぞれ交流成分（交流電流）と直流成分（直流電流）とを含んでおり、交流成分が交流的に変化する信号成分に相当する。ＦＥＴ１３の一方の電流端子（第１電流端子）は、光受信用回路１０Ａ内の配線を介して第１入力端子１１と電気的に接続される。ＦＥＴ１３の他方の電流端子（第２電流端子）は、光受信用回路１０Ａ内の配線を介して第２入力端子１２と電気的に接続される。ＦＥＴ１３の２つの電流端子間の抵抗値は、ＦＥＴ１３の制御端子に印加される制御電圧（第１制御電圧）に応じて変化する。例えば、ＦＥＴ１３がＮチャネルの場合、制御端子に印加する電圧を２つの電流端子の電圧に対して所定の値より大きくすることにより、ＦＥＴ１３の２つの電流端子間が電気的に導通（オン）し、２つの電流端子間の抵抗（オン抵抗）の値が減少する。後述するように、ＦＥＴ１３のオン抵抗の値に応じてＦＥＴ１３の一方の電流端子とＦＥＴ１３の他方の電流端子との間に流れる交流電流の大きさは変化する。例えば、オン抵抗の値をＴＩＡ１４、ＴＩＡ１５の入力インピーダンスに対して小さくすると、ＦＥＴ１３の２つの電流端子間を流れる交流電流は大きくなる。このように、ＦＥＴ１３は、可変抵抗素子として機能する。本実施形態では、ＦＥＴ１３と第１入力端子１１及び第２入力端子１２との間には有意の抵抗成分やインダクタンスを有する素子等は設けられず、これらは極めて低いインピーダンスにて接続される。

ＴＩＡ１４は、本実施形態における第１ＴＩＡである。ＴＩＡ１４は、反転増幅器１４ａ及び帰還抵抗１４ｂを含んで構成されている。具体的には、反転増幅器１４ａの入力端子及び出力端子が帰還抵抗１４ｂを介して互いに接続される。ＴＩＡ１４の入力端子は、光受信用回路１０Ａ内の配線を介して、ＦＥＴ１３の一方の電流端子と第１入力端子１１との間のノードＮ１と電気的に接続される。ＴＩＡ１４は、電流信号Ｉｐｄ１のうちＦＥＴ１３へ分流した交流成分の一部を除く残部Ｉｐｄ３を第１入力端子１１から受けて、該残部Ｉｐｄ３の大きさに応じた電圧値を有する電圧信号Ｓ１を生成する。電流信号Ｉｐｄ３の交流成分の大きさ（振幅）は、ＦＥＴ１３への分流によって電流信号Ｉｐｄ１の交流成分の大きさ（振幅）より小さくなる。反転増幅器１４ａは、反転増幅を行うので、例えば、ＴＩＡ１４の入力端子の電圧が増加する（高電圧側に上昇する）と、電圧信号Ｓ１は減少し（低電圧側に下降し）、反対にＴＩＡ１４の入力端子の電圧が減少する（低電圧側に下降する）と、電圧信号Ｓ１は増加する（高電圧側に上昇する）。電圧信号Ｓ１は、差動電圧信号を構成する相補的な一対の電圧信号Ｓ１，Ｓ２のうち一方である。

ＴＩＡ１５は、本実施形態における第２ＴＩＡである。ＴＩＡ１５は、ＴＩＡ１４と同様に、反転増幅器１５ａ及び帰還抵抗１５ｂを含んで構成されている。具体的には、反転増幅器１５ａの入力端子及び出力端子が帰還抵抗１５ｂを介して互いに接続される。ＴＩＡ１５の入力端子は、光受信用回路１０Ａ内の配線を介して、ＦＥＴ１３の他方の電流端子と第２入力端子１２との間のノードＮ２と電気的に接続される。ＴＩＡ１５は、電流信号Ｉｐｄ２のうちＦＥＴ１３へ分流した交流成分の一部を除く残部Ｉｐｄ４を第２入力端子１２から受けて、該残部Ｉｐｄ４の大きさに応じた電圧値を有する電圧信号Ｓ２を生成する。電流信号Ｉｐｄ４の交流成分の大きさ（振幅）は、ＦＥＴ１３への分流によって電流信号Ｉｐｄ２の交流成分の大きさ（振幅）より小さくなる。反転増幅器１５ａは、反転増幅を行うので、例えば、ＴＩＡ１５の入力端子の電圧が増加すると、電圧信号Ｓ２は減少し、反対にＴＩＡ１５の入力端子の電圧が減少すると、電圧信号Ｓ２は増加する。電圧信号Ｓ２は、差動電圧信号を構成する相補的な一対の電圧信号Ｓ１，Ｓ２のうち他方である。

ＴＩＡ１４の電気的特性とＴＩＡ１５の電気的特性とは、互いに同じである。ここで、回路の電気的特性が互いに同じとは、例えばその回路を構成する素子およびそのサイズが同じで、素子間の接続関係（回路構成）も同じであることをいう。なお、ＴＩＡ１４，１５の構成は上記のものに限られず、電流を電圧に変換する機能を有するものであれば他に様々な構成を採用することができる。

バッファアンプ１６は、一対の電圧信号Ｓ１，Ｓ２を入力し、これらを増幅して出力する。具体的には、バッファアンプ１６は一対の入力端を有し、一方の入力端はＴＩＡ１４の出力端と電気的に接続され、他方の入力端はＴＩＡ１５の出力端と電気的に接続される。また、バッファアンプ１６は一対の出力端を有し、これらの出力端から増幅後の電圧信号Ｓ１，Ｓ２を出力する。バッファアンプ１６の一対の出力端は、光受信用回路１０Ａ内の配線を介して、光受信用回路１０Ａの一対の出力端子１８，１９と電気的に接続される。バッファアンプ１６から出力された電圧信号Ｓ１，Ｓ２は、出力端子１８，１９を介して光受信用回路１０Ａの外部に提供される。例えば、バッファアンプ１６は、一対の入力端における電圧信号Ｓ１と電圧信号Ｓ２との電圧差を利得（差動電圧利得）の分だけ増幅して、出力端子１８と出力端子１９との間にその増幅された電圧差が生じるように増幅後の電圧信号Ｓ１，Ｓ２を出力する。バッファアンプ１６は、反転増幅器及び帰還抵抗により構成されるＴＩＡ１４，１５の利得のみでは必要な利得に足りない場合（差動信号光Ｌ１，Ｌ２が微弱である場合）に設けられるが、ＴＩＡ１４，１５の利得のみで十分である場合には省かれてもよい。その場合は、一対の電圧信号Ｓ１，Ｓ２は、一対の出力端子１８，１９を介して外部に出力される。

制御回路１７は、例えば、一対の入力端１７ａ，１７ｂと、１つの出力端１７ｃとを有する。入力端１７ａは、光受信用回路１０Ａ内の配線を介して、ＴＩＡ１４とバッファアンプ１６との間のノードＮ３と電気的に接続される。入力端１７ｂは、光受信用回路１０Ａ内の配線を介して、ＴＩＡ１５とバッファアンプ１６との間のノードＮ４と電気的に接続される。制御回路１７は、バッファアンプ１６に入力される前の電圧信号Ｓ１を入力端１７ａから入力し、バッファアンプ１６に入力される前の電圧信号Ｓ２を入力端１７ｂから入力する。そして、制御回路１７は、電圧信号Ｓ１と電圧信号Ｓ２との電圧差を検出する。この電圧差は、電圧信号Ｓ１の時間平均値（直流成分）と電圧信号Ｓ２の時間平均値（直流成分）との差であってもよい。その場合、一対の入力端１７ａ，１７ｂの入力インピーダンスは、例えば、数十ｋΩ以上に設定されてもよい。この電圧差の検出は、アナログ回路によるアナログ演算によって行われてもよく、Ａ／Ｄ変換後のディジタル回路によるディジタル演算によって行われてもよい。制御回路１７は、この電圧差に基づいて電圧信号である制御信号ＳＣを生成し、該制御信号ＳＣを出力端１７ｃから出力する。電圧差に基づいて制御信号ＳＣを生成するとは、例えば、電圧信号Ｓ１，Ｓ２の差電圧のピーク、及び／または差電圧の平均に基づいて制御信号ＳＣを生成することをいう。出力端１７ｃはＦＥＴ１３の制御端子と電気的に接続されており、制御信号ＳＣは、ＦＥＴ１３の制御端子に提供される。制御回路１７は、例えばＡ／Ｄ変換機能及びＤ／Ａ変換機能を有するディジタル演算装置であってもよく、ＣＰＵ及びメモリを有するコンピュータであってもよい。

図２は、ＴＩＡ１４，１５の構成例として、ＴＩＡ３０を示す回路図である。ＴＩＡ３０は、入力端子３０ａと、出力端子３０ｂとを有する。入力端子３０ａには、電流信号Ｉａが入力される。電流信号Ｉａは、ＴＩＡ１４においては電流信号Ｉｐｄ１の残部Ｉｐｄ３であり、ＴＩＡ１５においては電流信号Ｉｐｄ２の残部Ｉｐｄ４である。また、出力端子３０ｂからは、電圧信号Ｓａが出力される。電圧信号Ｓａは、ＴＩＡ１４においては電圧信号Ｓ１であり、ＴＩＡ１５においては電圧信号Ｓ２である。一対の電流信号Ｉｐｄ３、Ｉｐｄ４が差動信号のとき、一対の電圧信号Ｓ１、Ｓ２はそれに応じた差動信号となる。

ＴＩＡ３０は、２つのＮＰＮ型トランジスタ３１及び３２を有する。トランジスタ３１のベースは入力端子３０ａに接続されており、トランジスタ３１のエミッタは基準電位線２３に接続されており（エミッタ接地）、トランジスタ３１のコレクタは抵抗素子３３を介して電源電位線２２に接続される。また、トランジスタ３２のベースは抵抗素子３３とトランジスタ３１との間のノードＮ５に接続されており、トランジスタ３２のエミッタは抵抗素子３５を介して基準電位線２３に接続されており、トランジスタ３２のコレクタは電源電位線２２に接続される。更に、トランジスタ３２のエミッタと抵抗素子３５との間のノードＮ６は、帰還抵抗３４を介して入力端子３０ａに接続される。なお、帰還抵抗３４は、ＴＩＡ１４においては帰還抵抗１４ｂに相当し、ＴＩＡ１５においては帰還抵抗１５ｂに相当する。

図２に示す回路において、ＴＩＡ３０の入力電圧は、トランジスタ３１のベース・エミッタ間電圧となる。帰還抵抗３４に電流が流れていないと仮定すると、抵抗３３には、電圧Ｖｃｃ−Ｖｂｅ１−Ｖｂｅ２（但し、Ｖｃｃは電源電位線２２の電圧値、Ｖｂｅ１はトランジスタ３１のベース・エミッタ間電圧、Ｖｂｅ２はトランジスタ３２のベース・エミッタ間電圧）が両端に印加される。従って、トランジスタ３１のコレクタに流れる電流は、（Ｖｃｃ−Ｖｂｅ１−Ｖｂｅ２）／ＲＬとなる（ＲＬは抵抗素子３３の抵抗値）。トランジスタ３１のコレクタ電流が決まると、トランジスタ３１のベース・エミッタ電圧も定まる。すなわち、トランジスタ３１のベース・エミッタ電圧Ｖｂｅ１は下記の数式を満足する値となる。
Ｉｃ＝Ｉｓ・｛ｅｘｐ（Ｖｂｅ１／ｎＶｔ）−１｝
但し、上式において、Ｉｃはトランジスタ３１のコレクタ電流である。Ｉｓは飽和電流であり、デバイスの種類によって定まる正の実数である。ｎは結合係数である。理論的にはｎ＝１となるが、デバイスの種類によって定まり、一般には１＜ｎ＜２を満たす実数である。Ｖｔは熱電圧であり、Ｖｔ＝ｋ_Ｂ・Ｔ／ｑ_ｅと定義される。ｋ_Ｂはボルツマン定数であり、ｑ_ｅは素電荷であり、Ｔは絶対温度である。

なお、図１に示す回路では、ＴＩＡ１４，１５の入力電圧はそれぞれ独立に定まる。従って、ばらつきを考慮すると厳密には同じ電圧にはならないが、その差は僅かであり、光受信器１Ａの動作には殆ど影響しない。ＴＩＡ１４の入力電圧が、ＴＩＡ１５の入力電圧と同じになっているとき、ＦＥＴ１３がオンすることによって２つの電流端子間には交流電流が流れ得るが、直流電流は流れない。

以上の構成を備える本実施形態の光受信用回路１０Ａの作用効果について説明する。この光受信用回路１０Ａでは、差動信号光Ｌ１，Ｌ２が入力すると、信号光Ｌ１は光検出素子３ａにおいて電流信号Ｉｐｄ１に変換され、信号光Ｌ２は光検出素子３ｂにおいて電流信号Ｉｐｄ２に変換される。電流信号Ｉｐｄ１はＴＩＡ１４において電圧信号Ｓ１に変換され、電流信号Ｉｐｄ２はＴＩＡ１５において電圧信号Ｓ２に変換される。電圧信号Ｓ１と電圧信号Ｓ２との電圧差は、電流信号Ｉｐｄ１と電流信号Ｉｐｄ２との電流差、ひいては信号光Ｌ１と信号光Ｌ２との光強度差を表す。電圧信号Ｓ１，Ｓ２は、バッファアンプ１６において増幅されて光受信用回路１０Ａの外部へ出力される。

ここで、本実施形態では、第１入力端子１１と第２入力端子１２との間にＦＥＴ１３が接続される。第１入力端子１１から入力される一方の電流信号Ｉｐｄ１と、第２入力端子１２から入力される他方の電流信号Ｉｐｄ２とは互いに逆相（相補的）であるから、ＦＥＴ１３のゲート電圧が上昇すると、ＦＥＴ１３の２つの電流端子の間に、該ゲート電圧に応じた大きさの電流Ｉｐｄ５が流れる。すなわち、ＦＥＴ１３のゲート電圧が大きくなるほど、第１入力端子１１からＴＩＡ１４へ流れる一方の電流信号Ｉｐｄ１の残部Ｉｐｄ３、及び第２入力端子１２からＴＩＡ１５へ流れる他方の電流信号Ｉｐｄ２の残部Ｉｐｄ４は小さくなる。すなわち、ＦＥＴ１３に電流Ｉｐｄ５が流れると、信号光Ｌ１，Ｌ２の振幅に対して、ＴＩＡ１４，ＴＩＡ１５に入力される電流振幅は減少する。そして、電圧信号Ｓ１，Ｓ２の電圧差の振幅もまたこれに応じて低下する。

ＦＥＴ１３のゲートへは、制御回路１７が制御信号ＳＣを提供する。制御信号ＳＣは、ＴＩＡ１４から出力される一方の電圧信号Ｓ１と、ＴＩＡ１５から出力される他方の電圧信号Ｓ２との電圧差の振幅を抑制するように決定される。つまり、電流信号Ｉｐｄ１，Ｉｐｄ２の振幅が小さく電圧信号Ｓ１，Ｓ２の電圧差の振幅が所定の値（閾値）より小さい場合には、制御回路１７から出力される制御信号ＳＣの電圧値（すなわちＦＥＴ１３のゲート電圧）は小さく、ＦＥＴ１３はオフ状態となっている。これに対し、電圧信号Ｓ１，Ｓ２の電圧差の振幅が閾値以上に大きくなると、制御回路１７が制御信号ＳＣの電圧値を大きくして、ＦＥＴ１３をオン状態とし、ＴＩＡ１４，１５に入力される電流振幅の増大を抑制する。このとき、例えば電圧信号Ｓ１，Ｓ２の電圧差の振幅が一定となるように制御信号ＳＣが調整されてもよい。

上記の動作を詳細に説明すると、次のとおりである。いま、Ｙ_INをＴＩＡ１４，１５の入力アドミッタンスとし、Ｙ_M1をＦＥＴ１３の２つの電流端子のそれぞれから見た入力アドミッタンスとする。ＦＥＴ１３がオン状態になると、ＦＥＴ１３の入力インピーダンスが低くなり、入力アドミッタンスＹ_M1は大きくなる。電流信号Ｉｐｄ１，Ｉｐｄ２の信号成分の大きさをＩ_pd、ＴＩＡ１４，１５への入力電流Ｉｐｄ３，Ｉｐｄ４の信号成分の大きさをＩ_inとすると、Ｉ_in＝Ｙ_IN／（Ｙ_IN＋Ｙ_M1）・Ｉ_pdであるから、ＦＥＴ１３がオン状態となってＹ_M1が高くなると、Ｉ_inは小さくなる。従って、制御信号ＳＣの電圧値を大きくすることで、ＦＥＴ１３のオン抵抗が減少して入力アドミッタンスＹ_M1が大きくなり、ＴＩＡ１４，１５に入力される入力電流Ｉｐｄ３，Ｉｐｄ４の信号成分の振幅を減少させることができる。

以上のことから、本実施形態の光受信用回路１０Ａによれば、信号光Ｌ１，Ｌ２の振幅が大きくなった場合でもＴＩＡ１４，１５に入力される電流振幅の増大を抑制するので、差動電流信号Ｉｐｄ１，Ｉｐｄ２の振幅を小さくすることで差動電圧信号Ｓ１，Ｓ２の振幅が飽和するのを防いで各ＴＩＡ１４，１５における歪を低減し、受信信号の線形性を高めることができる。

本実施形態のように、ＴＩＡ１４の電気的特性と、ＴＩＡ１５の電気的特性とは互いに同じであってもよい。例えば、ＴＩＡ１４は、ＴＩＡ１５の回路構成と同じ回路構成を有し、ぞれぞれの回路を構成するトランジスタや抵抗素子等の回路素子は、ＴＩＡ１４とＴＩＡ１５とで同じ電気的特性あるいは回路定数を有する。この場合、ＴＩＡ１４，１５に対して共通に設けられるＦＥＴ１３を用いて、ＴＩＡ１４に入力される電流振幅とＴＩＡ１５に入力される電流振幅とを均等に抑制することができる。

図３及び図４は、本実施形態の光受信用回路１０Ａによる上記効果を示すシミュレーション結果である。図３は、信号光強度（光パワー）と電圧信号Ｓ１，Ｓ２の差電圧の振幅（出力振幅）との関係を示している。図３において、横軸は光パワー（単位：ｄＢｍ）を示し、縦軸は出力振幅（単位：ｍＶｐｐｄ）を示す。図４は、信号光強度（光パワー）と受信信号の全高調波歪みとの関係を示している。図４において、横軸は光パワー（単位：ｄＢｍ）を示し、縦軸は全高調波歪み（単位：％）を示す。なお、このシミュレーションでは、差動信号光Ｌ１，Ｌ２の信号周波数を１ＧＨｚとした。また、各図中のグラフＧ１，Ｇ３はＦＥＴ１３及び制御回路１７を動作させた場合を示し、グラフＧ２，Ｇ４は比較のためＦＥＴ１３及び制御回路１７を動作させなかった場合を示す。

図３及び図４を参照すると、ＦＥＴ１３及び制御回路１７を動作させない場合（グラフＧ２，Ｇ４）では、−１０ｄＢｍ以上の光パワー範囲において全高調波歪みが顕著に増大している。これに対し、ＦＥＴ１３及び制御回路１７を動作させた場合（グラフＧ１，Ｇ３）では、−１０ｄＢｍ以上の光パワー範囲においても全高調波歪みが効果的に抑制されていることがわかる。

ここで、特許文献３に記載された回路と本実施形態の光受信用回路１０Ａとを比較する。図９は、特許文献３に記載された回路構成を示す図である。この回路１００は、光信号を受ける受光素子１０１と、受光素子１０１から出力される光電流を電圧信号に変換するＴＩＡ１０２とを備える。そして、低インピーダンスの（キャパシタ１０４を介して基準電位線１１０に接続された）ノードＮａと、ＴＩＡ１０２の入力端との間には、ＮＭＯＳ型のＦＥＴ１０３が接続される。コントローラ１０６は、ＴＩＡ１０２から出力される電圧信号の大きさに基づいてＦＥＴ１０３のゲート電圧を制御する。この回路１００は、ＦＥＴ１０３を通じて基準電位線１１０に流れる電流量を、電圧信号の大きさに応じて変化させる。

しかしながら図９に示された回路１００では、ノードＮａを低インピーダンスとするためにキャパシタ１０４を用いている。広帯域にわたって低インピーダンスとするためには大きな容量のキャパシタ１０４が必要となり、光受信器の小型化を妨げてしまう。

図１０は、ノードＮａを低インピーダンスとするために、キャパシタ１０４に代えてバイアス回路１０５を設けた場合を示す。しかしながらこの回路では、バイアス回路１０５による消費電力量の増大が懸念される。

本実施形態の光受信用回路１０Ａは、光受信器の小型化を妨げることなく、また消費電力の増大を抑制しつつ、高い信号光パワーにおける受信信号の線形性を向上するものである。

（変形例）
図５は、上記実施形態の一変形例に係る光受信用回路１０Ｂの構成を示す回路図である。本変形例の光受信用回路１０Ｂは、上記実施形態の光受信用回路１０Ａの構成に加えて、インダクタ４１及び４２、並びにＦＥＴ４３を更に備える。

インダクタ４１は、本変形例における第１インダクタである。インダクタ４１は、ＦＥＴ１３及びＴＩＡ１４と第１入力端子１１との間（すなわち、ノードＮ１と第１入力端子１１との間）に電気的に接続される。具体的には、インダクタ４１の一端はノードＮ１に接続され、他端は第１入力端子１１に接続される。インダクタ４２は、本変形例における第２インダクタである。インダクタ４２は、ＦＥＴ１３及びＴＩＡ１５と第２入力端子１２との間（すなわち、ノードＮ２と第２入力端子１２との間）に電気的に接続される。具体的には、インダクタ４２の一端はノードＮ２に接続され、他端は第２入力端子１２に接続される。

インダクタ４１，４２は、光受信用回路１０Ｂの周波数応答の改善、及び雑音の低減のために設けられる。インダクタ４１，４２は、ＦＥＴ１３及びＴＩＡ１４，１５と共通の基板（例えば半導体基板あるいは半導体基板が分割されて生じる半導体チップ）上に形成された配線パターンによって構成され、一例では渦巻き状の配線パターンからなるスパイラルインダクタである。インダクタ４１，４２のインダクタンスは、例えば２００〜３００ｐＨである。インダクタ４１は、インダクタ４２のインダクタの値と同じインダクタの値を有することが好ましい。

なお、光検出素子３ａ，３ｂと光受信用回路１０Ｂの入力端子１１，１２とを電気的に接続する際、フリップチップ実装であれば、光検出素子３ａと入力端子１１との間の４２の寄生インダクタンス、及び光検出素子３ｂと入力端子１２との間に生じる寄生インダクタンスは数十ｐＨ程度であり、インダクタ４１，４２のインダクタンスと比較して無視できる程度に十分に小さい。また、光検出素子３ａ，３ｂ及び光受信用回路１０Ｂをフェイスアップ実装してこれらをワイヤボンディングにより接続する場合には、上記の寄生インダクタンスは２００〜４００ｐＨ程度となり、光受信用回路１０Ｂの周波数特性に影響を及ぼすと考えられる。しかし、その場合でも、後述するようにＦＥＴ１３，４３のサイズ（ゲート幅など）を調整することにより、所望の周波数特性を得ることは可能である。

ＦＥＴ４３は、本変形例における第２ＦＥＴである。ＦＥＴ４３は、２つの電流端子（ソース及びドレイン）と、１つの制御端子（ゲート）とを有する。以下、２つの電流端子をそれぞれ区別するために第３電流端子及び第４電流端子と呼ぶことがある。ＦＥＴ４３は、ＦＥＴ１３と同様に可変抵抗素子として用いられる。そのため、第３電流端子と第４電流端子との区別は説明上の便宜的な名称であって、例えば、第３電流端子がソースであって第４電流端子がドレインであってもよく、反対に、第３電流端子がドレインであって第４電流端子がソースであってもよい。ＦＥＴ４３は、２つの電流端子を入れ替えても同様に動作し、同様の電気的特性を有することが好ましい。

ＦＥＴ４３は、第１入力端子１１と第２入力端子１２との間に接続され、第１入力端子１１と第２入力端子１２との間に交流電流を流すために設けられる。すなわち、第２ＦＥＴ４３の一方の電流端子は、光受信用回路１０Ｂ内の配線を介して、第１入力端子１１側のインダクタ４１の一端と第１入力端子１１との間のノードＮ５と電気的に接続される。第２ＦＥＴ４３の他方の電流端子は、光受信用回路１０Ｂ内の配線を介して、第２入力端子１２側のインダクタ４２の一端と第２入力端子１２との間のノードＮ６と電気的に接続される。本実施形態では、ＦＥＴ４３と第１入力端子１１及び第２入力端子１２との間には有意の抵抗成分やインダクタンスを有する素子等は設けられず、これらは極めて低いインピーダンスにて接続される。

本変形例の制御回路１７は、上記実施形態の入力端１７ａ，１７ｂ及び出力端１７ｃに加えて、出力端１７ｄを更に有する。制御回路１７は、電圧信号Ｓ１と電圧信号Ｓ２との電圧差に基づいて、電圧信号である制御信号（第１制御信号、第２制御信号）ＳＣ１，ＳＣ２を生成する。制御回路１７は、生成した制御信号ＳＣ１を出力端１７ｃから出力し、生成した制御信号ＳＣ２を出力端１７ｄから出力する。出力端１７ｃはＦＥＴ１３の制御端子と電気的に接続されており、制御信号ＳＣ１はＦＥＴ１３の制御端子に提供される。出力端１７ｄはＦＥＴ４３の制御端子と電気的に接続されており、制御信号ＳＣ２はＦＥＴ４３の制御端子に提供される。制御信号ＳＣ１，ＳＣ２は、電圧信号Ｓ１と電圧信号Ｓ２との電圧差の振幅を抑制するための信号であって、互いに同じ信号であってもよく、或いは、互いに異なる信号であってもよい。制御信号ＳＣ１，ＳＣ２が互いに同じ信号である場合、制御回路１７は出力端１７ｄを有していなくてもよく、その場合、出力端１７ｃから出力された制御信号ＳＣ１を、ＦＥＴ１３の制御端子、及びＦＥＴ４３の制御端子の双方に提供してもよい。

制御信号Ｓ２の電圧値を所定の値より大きくすると、ＦＥＴ４３がオン状態となり、ＦＥＴ４３の２つの電流端子間に交流電流が流れ得る。ＦＥＴ１３と同様に、ＦＥＴ４３に交流電流が流れ込むことで、ＦＥＴ４３の後段での電流信号Ｉｐｄ１，Ｉｐｄ２の信号成分の大きさは、ＦＥＴ４３の前段よりも小さくなる。従って、ＴＩＡ１４は、電流信号Ｉｐｄ１のうちＦＥＴ４３へ分流した交流成分の一部（Ｉｐｄ６）を除く残部のうちさらにＦＥＴ１３へ分流した交流成分の一部（Ｉｐｄ５）を除く残部として電流信号Ｉｐｄ３を受けて、該残部Ｉｐｄ３の大きさに応じた電圧値を有する電圧信号Ｓ１を生成する。また、ＴＩＡ１５は、電流信号Ｉｐｄ２のうちＦＥＴ４３へ分流した交流成分の一部（Ｉｐｄ６）を除く残部のうちさらにＦＥＴ１３へ分流した交流成分の一部（Ｉｐｄ５）を除く残部として電流信号Ｉｐｄ４を受けて、該残部Ｉｐｄ４の大きさに応じた電圧値を有する電圧信号Ｓ２を生成する。このように、ＦＥＴ４３もＦＥＴ１３と同様に一対の電流信号Ｉｐｄ１，Ｉｐｄ２の信号成分の振幅を小さくすることができる。

本変形例のように、上記実施形態の構成に更にインダクタ４１，４２を設ける場合、インダクタ４１，４２の後段側のみにＦＥＴ（ＦＥＴ１３）を設けると、ＦＥＴがオン状態であるときの光受信用回路の周波数応答において高周波で過度にピーキングを生じさせる場合がある。本変形例のように、インダクタ４１，４２の前段側にもＦＥＴ（ＦＥＴ４３）を設けることにより、高い信号光パワーにおける受信信号の線形性を向上するとともにＦＥＴがオン状態であるときの周波数応答の変動（特にピーキング）を抑制することが可能となる。

図６は、制御回路１７の具体的な内部構成の例を示す図である。この制御回路１７は、ピーク検出回路５１と、平均値検出回路５２と、増幅回路（アンプ）５３と、バッファ５４，５５とを有する。ピーク検出回路５１は、入力端１７ａ，１７ｂと電気的に接続されており、電圧信号Ｓ１，Ｓ２を入力し、これらの差電圧のピーク電圧（最大値）を検出する。平均値検出回路５２は、入力端１７ａ，１７ｂと電気的に接続されており、電圧信号Ｓ１，Ｓ２を入力し、これらの差電圧の平均値を検出する。アンプ５３は、ピーク検出回路５１及び平均値検出回路５２と電気的に接続され、ピーク検出回路５１からの出力電圧と、平均値検出回路５２からの出力電圧との差を増幅して出力する。アンプ５３は、例えば、差動増幅回路やオペアンプである。アンプ５３から出力された電圧信号は、二分岐後にバッファ５４，５５において増強され、制御信号ＳＣ１，ＳＣ２として出力端１７ｃ，１７ｄに提供される。バッファ５４，５５は、例えば、制御信号ＳＣ１，ＳＣ２をＦＥＴを駆動するのに適した信号とするために増幅や信号レベルの変換等を行う。

ここで、ＦＥＴ１３，４３のサイズ変更に伴う、光受信用回路１０Ｂの周波数特性の変化について説明する。図７は、光受信用回路１０Ｂの周波数応答を示すグラフであって、横軸は周波数（単位：ＧＨｚ）を表し、縦軸は利得（単位：ｄＢ）を表す。グラフＧ１１〜Ｇ１３はＦＥＴ１３，４３がオフ状態（２つの電流端子が非導通状態）であるときの周波数応答を示し、グラフＧ２１〜Ｇ２３はＦＥＴ１３，４３がオン状態であるときの周波数応答を示す。グラフＧ１１，Ｇ２１は、ＦＥＴ１３のゲート幅Ｗｇ１とＦＥＴ４３のゲート幅Ｗｇ２との比（Ｗｇ１／Ｗｇ２）が５０である場合を示す。グラフＧ１２，Ｇ２２は、比（Ｗｇ１／Ｗｇ２）が５である場合を示す。グラフＧ１３，Ｇ２３は、比（Ｗｇ１／Ｗｇ２）が２．５である場合を示す。なお、ＦＥＴ４３のゲート幅Ｗｇ２以外のトランジスタ構造は、ＦＥＴ１３のゲート幅Ｗｇ１以外のトランジスタ構造と同一となっている。

図７を参照すると、比（Ｗｇ１／Ｗｇ２）が５０である場合（グラフＧ１１，Ｇ２１）、ＦＥＴ１３，４３がオン状態であるとき（グラフＧ２１）の３０ＧＨｚ付近でピーキングが大きくなり、利得が大きい場合（グラフＧ１１）と利得が小さい場合（グラフＧ２１）での周波数応答の相違が顕著である。なお、この周波数応答は、ＦＥＴ４３が存在しない場合と同等の特性である。これに対し、比（Ｗｇ１／Ｗｇ２）が５である場合（グラフＧ１２，Ｇ２２）、ＦＥＴ１３，４３がオン状態であるとき（グラフＧ２２）のピーキングの発生が顕著には認められないほどピーキングが抑えられており、利得が大きい場合と小さい場合での特性差が小さい。比（Ｗｇ１／Ｗｇ２）が２．５である場合（グラフＧ１３，Ｇ２３）も同様である。このことから、比（Ｗｇ１／Ｗｇ２）は５以下であることが好ましいといえる。但し、比（Ｗｇ１／Ｗｇ２）が２．５である場合には、比（Ｗｇ１／Ｗｇ２）が５である場合と比べて、ＦＥＴ１３，４３がオン状態であるときの２０ＧＨｚ以上での利得の低下が大きく、利得が大きい場合（グラフＧ１３）と小さい場合（グラフＧ２３）の利得の差が大きい。その結果、比（Ｗｇ１／Ｗｇ２）が５である場合（グラフＧ２２）と比較すると、比（Ｗｇ１／Ｗｇ２）が２．５である場合は帯域が５ＧＨｚ以上低下している。従って、利得の低下による帯域の低下を考慮すると、比（Ｗｇ１／Ｗｇ２）は２．５より大きければ尚好ましい。

上記のように、光受信用回路１０Ｂの周波数応答は、ＦＥＴ１３，４３のゲート幅の比により変動する。従って、所望の周波数特性が得られるようにＦＥＴ１３，４３のゲート幅の比を調整するとよい。なお、上記の説明ではＦＥＴ１３，４３のサイズの関係をゲート幅の比により表しているが、インピーダンスの比で考えてもよい。インピーダンスはゲート幅の逆数であるため、ＦＥＴ１３のインピーダンスＺ１とＦＥＴ４３のインピーダンスＺ２との比（Ｚ１／Ｚ２）は、１／５以上であることが好ましく、２／５未満であれば尚好ましい。

図８は、更なる変形例として光受信用回路１０Ｃの構成を示す回路図である。本変形例の光受信用回路１０Ｃと上記の光受信用回路１０Ｂ（図５を参照）との相違点は、バッファアンプ１６に代えて利得可変増幅器（ＶＧＡ）２４を備える点、及び制御回路１７の接続位置が異なる点である。

ＶＧＡ２４は、差動電圧信号を構成する電圧信号Ｓ１，Ｓ２を入力し、これらを増幅して出力する。具体的には、ＶＧＡ２４は一対の入力端を有し、一方の入力端はＴＩＡ１４の出力端と電気的に接続され、他方の入力端はＴＩＡ１５の出力端と電気的に接続される。また、ＶＧＡ２４は一対の出力端を有し、これらの出力端から増幅後の電圧信号Ｓ１，Ｓ２を出力する。ＶＧＡ２４の一対の出力端は、光受信用回路１０Ｃ内の配線を介して、光受信用回路１０Ｃの一対の出力端子１８，１９と電気的に接続される。ＶＧＡ２４から出力された電圧信号Ｓ１，Ｓ２は、出力端子１８，１９を介して光受信用回路１０Ｃの外部に提供される。電圧信号Ｓ１，Ｓ２を増幅する際の利得は可変となっており、制御回路１７からの信号ＳＣ３に応じてＶＧＡ２４の利得が変化する。

制御回路１７の入力端１７ａは、ＶＧＡ２４と出力端子１８との間のノードＮ７と電気的に接続されている。入力端１７ａには、ＶＧＡ２４によって増幅された電圧信号Ｓ１が入力される。制御回路１７の入力端１７ｂは、ＶＧＡ２４と出力端子１９との間のノードＮ８と電気的に接続されている。入力端１７ｂには、ＶＧＡ２４によって増幅された電圧信号Ｓ２が入力される。制御回路１７は、出力端子１８，１９から出力される電圧信号Ｓ１，Ｓ２の差電圧の振幅を一定に保つために、電圧信号Ｓ１，Ｓ２の差電圧の振幅を検出し、検出結果に応じてＶＧＡ２４の利得を制御する（ＡＧＣ：Auto Gain Control）。なお、その他の制御回路１７の構成及び動作は上記変形例と同様なので、詳細な説明を省略する。

このように、光受信用回路１０ＣがＶＧＡ２４を備えることにより、差動信号光Ｌ１，Ｌ２が微弱である場合の利得を大きくし、広いダイナミックレンジで線形性の良好な光受信用回路を構成することができる。なお、図８の構成では、制御回路１７が、ＶＧＡ２４からの出力振幅を、ＶＧＡ２４及びＦＥＴ１３，４３の制御信号ＳＣ１〜ＳＣ３にフィードバックする。ＶＧＡ２４の出力振幅からはＶＧＡ２４およびＦＥＴ１３，４３に対して制御信号ＳＣ１〜ＳＣ３が一意に生成されるので、ダブルループとはならずに安定的に制御可能である。また、ＶＧＡ２４とＦＥＴ１３，４３とのそれぞれに対して個別に制御回路を設ける必要がないので、回路面積や消費電力の増大を抑制することが可能である。一例では、ＶＧＡ２４における利得可変量は２５ｄＢ以上であり、ＴＩＡ１４，１５での利得可変量は７ｄＢ程度である。従って、合計で３０ｄＢ以上の利得可変量が得られる。

本発明による光受信用回路および光受信器は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では光検出素子３ａ，３ｂと光受信用回路１０Ａ（１０Ｂまたは１０Ｃ）とが個別のチップとして設けられているが、これらは一つのパッケージ内に内蔵されてもよい。

１Ａ…光受信器、３ａ，３ｂ…光検出素子、１０Ａ，１０Ｂ，１０Ｃ…光受信用回路、１１…第１入力端子、１２…第２入力端子、１３…第１ＦＥＴ、１４…第１ＴＩＡ、１４ａ…反転増幅器、１４ｂ…帰還抵抗、１５…第２ＴＩＡ、１５ａ…反転増幅器、１５ｂ…帰還抵抗、１６…バッファアンプ、１７…制御回路、１７ａ，１７ｂ…入力端、１７ｃ，１７ｄ…出力端、１８，１９…出力端子、２１，２２…電源電位線、２３…基準電位線（グランド線）、３０…ＴＩＡ、３０ａ…入力端子、３０ｂ…出力端子、３１，３２…トランジスタ、３３，３５…抵抗、３４…帰還抵抗、４１，４２…インダクタ、４３…第２ＦＥＴ、５１…ピーク検出回路、５２…平均値検出回路、５３…アンプ、５４，５５…バッファ、Ｉａ…電流信号、Ｉｐｄ１，Ｉｐｄ２…差動電流信号、Ｉｐｄ５、Ｉｐｄ６…交流電流、Ｌ１，Ｌ２…差動信号光、Ｎ１〜Ｎ８，Ｎａ…ノード、Ｓ１，Ｓ２…差動電圧信号、Ｓａ…電圧信号、ＳＣ，ＳＣ１，ＳＣ２，ＳＣ３…制御信号。

Claims

一対の光検出素子から供給される一対の電流信号を一対の電圧信号に変換する光受信用回路であって、
前記一対の電流信号の一方を受ける第１入力端子と、
前記一対の電流信号の他方を受ける第２入力端子と、
前記第１入力端子と電気的に接続される第１電流端子と、前記第２入力端子と電気的に接続される第２電流端子と、第１制御信号を受ける第１制御端子と、を有し、前記第１制御信号に応じて前記第１電流端子と前記第２電流端子との間の抵抗値を変化させる第１ＦＥＴと、
前記第１ＦＥＴの前記第１電流端子と電気的に接続され、前記一対の電流信号の一方のうち前記第１ＦＥＴへ分流した一部を除く残部を受けて、前記一対の電圧信号の一方を生成する第１ＴＩＡと、
前記第１ＦＥＴの第２電流端子と電気的に接続され、前記一対の電流信号の他方のうち前記第１ＦＥＴへ分流した一部を除く残部を受けて、前記一対の電圧信号の他方を生成する第２ＴＩＡと、
前記一対の電圧信号の一方と前記一対の電圧信号の他方との電圧差を検出し、前記電圧差の振幅が所定の値より大きくなったときに前記第１制御信号を変化させて前記第１ＦＥＴの前記抵抗値を小さくする制御回路と、
を備える、光受信用回路。
前記第１ＴＩＡは、前記第２ＴＩＡの電気的特性と同じ電気的特性を有する、請求項１に記載の光受信用回路。
前記第１ＦＥＴの前記第１電流端子及び前記第１ＴＩＡと前記第１入力端子との間に電気的に接続された第１インダクタと、
前記第１ＦＥＴの前記第２電流端子及び前記第２ＴＩＡと前記第２入力端子との間に電気的に接続された第２インダクタと、
前記第１入力端子と前記第１インダクタとの間に電気的に接続される第３電流端子と、前記第２入力端子と前記第２インダクタとの間に電気的に接続される第４電流端子と、第２制御信号を受ける第２制御端子と、を有し、前記第２制御信号に応じて前記第３電流端子と前記第４電流端子との間の抵抗値を変化させる第２ＦＥＴと、
を更に備え、
前記制御回路は、前記電圧差の振幅が前記所定の値より大きくなったときに前記第２制御信号を変化させて前記第２ＦＥＴの前記抵抗値を小さくする、請求項１または請求項２に記載の光受信用回路。
前記第１ＦＥＴのゲート幅Ｗｇ１と、前記第２ＦＥＴのゲート幅Ｗｇ２との比（Ｗｇ１／Ｗｇ２）が５以下に設定され、
前記第１ＦＥＴの前記ゲート幅Ｗｇ１以外のトランジスタ構造が前記第２ＦＥＴの前記ゲート幅Ｗｇ２以外のトランジスタ構造と同一となっている、請求項３に記載の光受信用回路。
請求項１から請求項４のいずれか１項に記載の光受信用回路と、
前記一対の光検出素子と、
を備える、光受信器。