JPH02190018A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル集積回路等で構成されるセット・
リセット機能を有するフリップフロップ回路（以下、Ｆ
Ｆという）に関するものである。

（従来の技術） ＦＦには、クロック信号に同期してデータを取込み、そ
れを所定のタイミングで出力する遅延型ＦＦ（以下、Ｄ
−ＦＦという）や、マスター・スレーブ型ＦＦ（以下１
．Ｊ　Ｋ−Ｆ　Ｆという）等、種々のものがあり、それ
らに関する技術が、■日本テキサスインスツルメンツ（
株）カタログ「高速ＣＭＯＳロジックデータブックＪ　
　（１９８５−３）Ｐ、６−４８、■昭和６２年電子情
報通信学会半導体・材料部門全国大会２００、四方・田
中・秋山著ｒ　Ｇ　ａ　Ａ　ｓ　　Ｄ　ＣＦ　Ｌ　　フ
リップフロ７１回路の検討ＪＰ、１−２０１等に記載さ
れている。

第２図は、前記文献■に記載された従来のセット・リセ
ット付きＤ−ＦＦの一楕成例を示す回路図である。

このＤ−ＦＦは、トランスファゲート１，４゜５．８，
９．１０．２人力ＮＡＮＤゲー１−＝２．３゜６．７、
及びインバータ１１，１２，１３．１４より構成されて
いる。なお、第２図中、ＣＬＫは外部のクロック信号Ｃ
ＬＫ、Ｃとではそのクロック信号ＣＬＫから生成された
内部のクロック信号とその反転クロック信号、・テππ
はクリア信号、Ｄは入力データ、ＰＲトはプリセラ■・
信号、Ｑは出力データ、互は反転出力データである。

次に動作を説明する。

高レベル（以下、“Ｈ゛°という）のクロック信号ＣＬ
Ｋが印加されると、インバータ１３．１４を通して“Ｉ
（′°のクロック信号Ｃ及びその逆相の低ｌ／ベル（以
下、１１　Ｌ　ＩＩという）の反転クロック信号てが出
力され、Ｉ・ランスファゲート１．８゜１０がオン状態
、及びトランスファゲート４，５゜９がオフ状態となる
。この時、”　Ｈ”のプリセット信号「百「及びクリア
信号ＣＬＲが印加されていると、入力データＤがＩＩ　
Ｈ１１の時にはＮＡＮＤゲート２の出力がｌ　Ｌ　ＩＩ
、及びＮ　Ａ　Ｎ　Ｌ）ゲーＩへ３の出力が’Ｈ”とな
る。

次にクロック信号ＣＬＫが“°Ｌ″°となると、トラン
スファゲート１，８．１０がオフ状態、及び■・ランス
ファゲート４，５．９がオン状態となり、ＮＡＮＤゲー
１−６の出力が“１（”　、ＮＡＮＤゲート７の出力が
′Ｌ”となって、インバータ１１がらＩＩＨ”の出力デ
ータＱ、及びインバータ１２からｌｌｌ−”の反転出力
データ互がそれぞれ出力される。

従って、このＤ−ＦＦでは、プリセット信号７Ｔ「及び
クリア信号ＣＬπがｉｉ　Ｈｔ＋の間は、クロック信号
ＣＬＫがＨ”の間に入力された入力データＤを、クロッ
ク信号ＣＬＫがＬ°゛になった時に出力データＱを出力
する動作を行う。

ここで、１１　Ｌ　１１のプリセット信号−ππ、及び
１１Ｈ”のクリア信号ＣＬＲが入力されると、クロック
信号ＣＬＫ及び入力データＤのＩ　ＨＩＴ、“Ｉ−”に
かかわらず、反転出力データ互が“Ｌ″になる。

またプリセット信号ＦπＴが“Ｈパ、クリア信号πππ
がＩ　ｌ、ＴＩになると、クロック信号ＣＬＫ及び入力
データＤの°″Ｈｅ　、ＩＩＬＮにかかわらず、出力デ
；りＱがｌ　ｌ＝　ＩＩになる。このようにプリセット
信号「π「及びクリア信号で「Ｋにより、セット・リセ
ット付きＤ−ＦＦとして動作する。

（発明が解決しようとする課題） しかしながら、上記構成のセット・リセット付きＦＦで
は、次のような課題があった。

第２図の回路では、セット・リセット機能を持たせるた
めに、２人力ＮＡＮＤゲート２，３．６゜７のような２
人力のゲーｉ・を必要とする。２人力のゲートは、１人
力のゲートに比べて動作速度が遅くなるため、ｒ）−Ｆ
Ｆの最高動作速度が遅くなるという問題があった。

この問題を解決するために、前記文献■に記載されたＪ
Ｋ−ＦＦにセット・リセット機能を付加することが考え
られる。即ち、前記文献■に記載されたＪＫ−ＦＦは、
クロック信号によりオン。

オフ動作するデータ入力用のトランスファゲートと、そ
のトランスファゲートを通して入力されたデータを一時
保持するためのインバータからなるラッチ回路とで構成
された単位ＦＦが、２段縦続された回路である。このＪ
Ｋ−ＦＦにセット・リセット機能を付加することにより
、前記第２図の回路が持つ動作速度が遅い点を解決する
ことも考えられるが、セット・リセット機能を持たせる
ためにはゲート回路等を付加しなければならないが、そ
の付加回路の構成によっては動作速度の低下を招くおそ
れがあり、高速動作を維持しつつ的確なセット・リセッ
ト付きＦＦを得ることが困難であった。

本発明は前記従来技術が持っていた課題として、動作速
度が速い的確なセットおよび／またはリセット付きＦＦ
を構成することが困難である点について解決したセット
および／またはリセット付きＦＦを提供するものである
。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、クロック信
号によりオン。オフ動作して入力データを入力する第１
のトランスファゲートと、前記クロック信号によりオン
。オフ動作して前記入力データと逆相の反転入力データ
を入力する第２のトランスファゲートと、入力側が前記
第１のトランスファゲートの出力側の第１のノードに、
出力側が前記第２のトランスファゲートの出力側の第２
のノードにそれぞれ接続された第１のインバータと、入
力側が前記第１のインバータの出力側に、出力側が前記
第１のインバータの入力側にそれぞれ接続された第２の
インバータと、前記第１のノードに接続された出力用の
第３のインバータと、前記第２のノードに接続された出
力用の第４のインバータとを備えたＦＦにおいて、セッ
ト信号またはリセット信号によりオン。オフ動作するセ
ットまたはリセット用のトランスファゲートを、前記第
１または第２のノードと電源電位との間に接続したもの
である。

第２の発明は、前記ＦＦにおいて、前記セット信号、リ
セット信号によりオン。オフ動作するセット、リセット
用の複数個のトランスファゲートを、前記第１および第
２のノードと電源電位との間にそれぞれ接続したもので
ある。

（作用） 第１．第２の発明によれば、以上のようにＦＦを構成し
たので、セットあるいはリセット用のトランスファゲー
トは、それに印加されるセット信号あるいはリセット信
号により、入力データ、反転入力データ及びクロック信
号の“Ｈ”“Ｌ“にかかわらず、第１あるいは第２のノ
ードを強制的に電源電位に設定してセット状態あるいは
リセット状態になる。これにより、セットあるいはリセ
ット機能を有する高速なフリップフロップ動作が行える
。従って前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すＤ−ＦＦの回路図である
。

このＤ−ＦＦは、同一回路構成の２個の単位ＦＦ２０，
４０を縦続接続したものである。前段の単位ＦＦ２０は
、電界効果トランジスタ（以下、ＦＥＴという）からな
る第１．第２．第３．第４゜第５．第６のトランスファ
ゲート２１〜２６と、第１．第２．第３．第４のトラン
スファゲート３１〜３４とを備えている。第１．第２の
トランスファゲート２１．２２は、クロック信号Ｃによ
りオン。オフ動作するもので、その第１のトランスファ
ゲート２１のドレインが入力データＤに、ソースがノー
ドＮ１にそれぞれ接続されている。

第２のトランスファゲート２２はそのドレインが反転入
力データｎに、そのソースがノードＮ２にそれぞれ接続
されている。第１のノードＮ１は、セット信号Ｓにより
オン。オフ動作する第３のトランスファゲート２３を介
して第１の電源電位（例えば、”Ｈ”の電源電位Ｖｏ）
に接続されると共に、リセット信号Ｒによりオン、オフ
動作する第４のトランスファゲート２４を介して第２の
電源電位（例えば、接地電位■。）に接続されている。

第２のノードＮ２は、セット信号Ｓによりオン、オフ動
作する第５のトランスファゲート２５を介して接地電位
■６に接続されると共に、リセット信号Ｒによりオン、
オフ動作する第６のトランスファゲート２６を介して電
源電位■、に接続されている。第１と第２のノードＮｌ
、Ｎ２間には、第１と第２のインバータ３１．３２がた
すき接続され、さらに第１のノードＮ１には出力用の第
３のインバータ３３が、第２のノードＮ２には出力用の
第４のインバータ３４がそれぞれ接続されている。

後段の単位回路４０は、前段の単位回路２０と同様に、
ＦＥＴからなる第１．第２．第３．第４、第５．第６の
トランスファゲート４１−４６と、第１．第２．第３．
第４のインバータ５１〜５４とを備えている。前段のイ
ンバータ３３．３４の出力側には、反転クロック信号で
によりオン、オフ動作する第１．、第２のトランスファ
ゲート４１゜４２の各ドレインがそれぞれ接続され、そ
の各ソースがノードＮ３．Ｎ４にそれぞれ接続されてい
る。ノードＮ３は、セット信号Ｓによりオン、オフ動作
する第３のトランスファゲート４３を介して接地電位■
。に接続されると共に、リセット信号Ｒによりオン、オ
フ動作する第４のｈランスファゲート４４を介して電源
電位■、に接続されている。ノードＮ４は、セット信号
Ｓによりオン。

オフ動作する第５のトランスファゲート４５を介して電
源電位■、に接続されると共に、第６のトランスファゲ
ート４６を介して接地電位■６に接続されている。ノー
ドＮ３とＮ４の間には第１゜第２のインバータ５１．５
２がたすき接続され、さらにそのノードＮ３に出力デー
タＱ出力用の第３のインバータ５３が接続されると共に
、ノードＮ４に反転出力データ互出力用の第４のインバ
ータ５４が接続されている。

次に、動作を説明する。

先ず、セット信号Ｓ及びリセット信号Ｒが゛Ｌ″の時は
、ｉ〜シランファゲート２３〜２６．４３〜４６がオフ
状態となるなめ、クロック信号Ｃが１１Ｈ”の時、入力
データＤ及び反転入力データｎがトランスファゲート２
１．２２を介してインバータ３１．３２により保持され
る。クロック信号Ｃが１１７．１１、反転クロック信号
でが’１！”になると、トランスフアゲ−１−４１，４
２がオンし２、インバータ３１．３２に保持されたデー
タがそのＩ＝シランファゲート４１．４２及びインバー
タ５３゜５４を通して出力データＱ及び反転出力データ
互として出力され、Ｄ−ＦＦとして動作する。

セット信号Ｓが’Ｈ“、リセット信号Ｒがｉｉ　１−　
＋＋の時は、トランスファゲート２３，２５，４３゜４
５がオン状態となるため、クロック信号Ｃ１反転クロッ
ク信号Ｕ、入力データＤ、及び反転入力データ百の“Ｈ
”、“Ｌ”にかかわらず、ノードＮｌ、Ｎ４が“Ｈ″、
ノードＮ２．Ｎ３が“Ｌ′。

になり、出力データＱがＩ　Ｈ１１、反転出力データ回
が“Ｌ”というセット状態になる。

また、セット信号Ｓがｄｌｔ、”、リセット信号Ｒが１
＋Ｈ”になると、トランスファゲート２４゜２６．４４
．４６がオン状態どなるため、入力データＤ、反転入力
データ■、クロック信号Ｃ１及び反転クロック信号での
“Ｈｌｌ　、　　ＩＩＬｌｌにかかわらず、ノードＮ１
．Ｎ４がＬ、”、ノードＮ２゜Ｎ３が“Ｈ”となり、出
力データＱがＩＩ、１１、反転出力データ互がＩＩ’“
というリセット状態になる。

本実施例では、２人力ＮＡＮＤゲート等のような２人力
のゲートを使用せずに、１人力のゲートであるインバー
タ３１〜３４．５１〜５４と、トランスファゲート２１
〜２６．４１〜４６だけでセット・リセット付きのＤ−
ＦＦを構成したので、高速なフリップフロップ動作が期
待できる。また、このＤ−ＦＦで使用するＦＥＴを製作
するプロセス的にも、１人力のゲーＩ・であるインバー
タと、トランスファゲートのみて構成しているため、多
入力のゲートを用いたものに比べてノイズマージンを小
さくでき、各素子のばらつきの許容値、つまりプロセス
マージンも広くなり、高歩留りが期待できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
らのがある。

（ａ）　　第１図において、セット機能のみが必要であ
れば、リセッ１へ用のトランスファゲート２４゜２６．
４４．．４６を省略してもよい。この際、セット用のト
ランスファゲート２３，２５，４３゜４５のうち、トラ
ンスフアゲ−１−２３または２５と、４３または４５と
のいずれか一方を省略し２てもほぼ同一のセット動作が
可能である。但し、例えばトランスファゲート２５．４
５を省略した場合、トランスファゲート２３．４３が接
続されたノードＮｕ、Ｎ３に上ヒベて、ノードＮ２．Ｎ
４倶ＩＪの動作速度が低下することが考えられるが、出
力データＱのみを使用する場合には、実用上、ノードＮ
２．Ｎ４側の動作速度の低下は何ら問題とならない。

同様に、リセット機能のみが必要であれば、セット用の
トランスファゲート２３．２５，４３゜４５を省略して
もよい。この際、前記と同様に、リセット用のトランス
フアゲ−）２４．２６゜４４．４６のうち、トランスフ
ァゲート２４まなは２６と、４４または４６とのいずれ
か一方を省略してもほぼ同一のリセット動作が可能であ
る。

（ｂ）　　第１図において、他のセット信号あるいはリ
セット信号によりオン、オフ動作する他のセット用ある
いはリセット用のトランスフアゲ−１〜を、トランスフ
ァゲート２３〜２６．４３〜４６と並列に接続すること
により、２種類以上のセット信号あるいはリセット信号
で動作させることもできる。この場合、２人力のゲート
を使用しないので、動作速度の向上が図れる。

（Ｃ）　　第１図の回路において、いずれか一方の単位
ＦＦ２０または４０のみでも、ラッチ回路等として使用
できる。

（ｄ）　トランスファゲート２３〜２６．４３〜４６は
、バイポーラトランジスタ等の他のスイッチング素子で
構成してもよい。

（発明の効果） 以上詳細に説明したように、第１および第２の発明によ
れば、２人力のゲートを使用せずに、１人力のインバー
タとトランスファゲートだけで、セットあるいはリセッ
ト付きのＦＦを構成したので、構造簡単で的確な高速フ
リップフロップ動作が期待できる。その上、１人力のゲ
ートとトランスファゲートのみで構成しているため、素
子ばらつきによるプロセスマージンも広くなり、高歩留
りが期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すセット・リセット付きＤ
−ＦＦの回路図、第２図は従来のセット・リセット付き
Ｄ−ＦＦの回路図である。 ２０．４０・・・・・・単位ＦＦ、２１〜２６・・・・
・・第１〜第６のトランスファゲート、３１〜３４・・
・・・・第１〜第４のインバータ、４１〜４６・・・・
・・第１〜第６のトランスファゲート、５１〜５４・・
・・・・第１〜第４のインバータ、Ｃ・・・・・・クロ
ック信号、で−・・・・反転クロック信号、Ｄ・・・・
・・入力データ、し・・・・・反転入力データ、Ｎ１・
Ｎ３．Ｎ２・Ｎ４・・・・・・第１゜第２のノード、Ｒ
・・・・・・リセット信号、Ｓ・・・・・・セット信号
、Ｑ・・・・・・出力データ、互・・・・・・反転出力
データ、Ｖｏ・・・・・・電源電位、■、・・・・・・
接地電位。

Claims (1)

1. 【特許請求の範囲】 １、クロック信号によりオン、オフ動作して入力データ
   を入力する第１のトランスファゲートと、前記クロック
   信号によりオン、オフ動作して前記入力データと逆相の
   反転入力データを入力する第２のトランスファゲートと
   、 入力側が前記第１のトランスファゲートの出力側の第１
   のノードに、出力側が前記第２のトランスファゲートの
   出力側の第２のノードにそれぞれ接続された第１のイン
   バータと、 入力側が前記第１のインバータの出力側に、出力側が前
   記第１のインバータの入力側にそれぞれ接続された第２
   のインバータと、 前記第１のノードに接続された出力用の第３のインバー
   タと、 前記第２のノードに接続された出力用の第４のインバー
   タとを備えたフリップフロップ回路において、 セット信号またはリセット信号によりオン、オフ動作す
   るセットまたはリセット用のトランスファゲートを、前
   記第１または第２のノードと電源電位との間に接続した
   ことを特徴とするフリップフロップ回路。 ２、請求項１記載のフリップフロップ回路において、 前記セット信号、リセット信号によりオン、オフ動作す
   るセット、リセット用の複数個のトランスファゲートを
   、前記第１および第２のノードと電源電位との間にそれ
   ぞれ接続したことを特徴とするフリップフロップ回路。