JPH0234018A

JPH0234018A - フリップフロップ回路

Info

Publication number: JPH0234018A
Application number: JP63184866A
Authority: JP
Inventors: Hiroyuki Yamada; 浩幸山田; Shohei Seki; 昇平関; Kotaro Tanaka; 幸太郎田中
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-07-25
Filing date: 1988-07-25
Publication date: 1990-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、超高速、低消費電力のＧａＡｓ集積回路等の
半導体集積回路におけるマスタスレーブ型のフリップフ
ロップ回路（以下、ＦＦ回路という）に関するものであ
る。

（従来の技術）従来、このような分野の技術としては、電子通信学会技
術研究報告、５ＳＤ８４−１１５　（１９８５）、市岡
・出生・角谷・松浦・用土・石田著ｒｌＧＨｚ低消費電
力ＧａＡｓ可変分周器ＪＰ。

８９−９６に記載されるものがあった。以下、その構成
を図を用いて説明する。

第２図は従来のＦＦ回路の一構成例を示す回路図である
。

このＦＦ回路は、超高速、低消費電力の可変分周器に用
いられた回路で、データＱ用の入力端子１、クロック信
号ＣＫ用の入力端子２、出力信号Ｑ用の出力端子３、及
び逆相出力信号回用の出力端子４を有し、それらの人、
出力端子１〜４間に６個のノアゲート（以下、ＮＯＲゲ
ートという）１１〜１６が接続されている。各ＮＯＲゲ
ート１１〜１６は、例えばＧａＡｓを用いた複数個のシ
ョットキー障壁ゲート電界効果トランジスタ（以下、Ｍ
ＥＳＦＥＴという）でそれぞれ構成されている。

以上の構成において、クロック信号ＣＫ及びデータＤが
高レベル（以下、“Ｈ”という）の場合、ＮＯＲゲート
１１の出力が“Ｈ″、ＮＯＲゲート１２．１３の出力が
低レベル（以下、“Ｌ”という）になり、クロック信号
ＣＫが“Ｈｌｌから“Ｌ”に移るとき、ＮＯＲゲート１
３の出力が“ピから“Ｈパに変わり、ＮＯＲゲート１５
の出力信号ＱがＨ”に確定する。

クロック信号ＣＫが“Ｈ″、データＤが“Ｌ”の場合、
ＮＯＲゲート１４の出力が“Ｈ”ＮＯＲゲート１１〜１
３の出力が“Ｌ”になり、クロック信号ＣＫが°Ｈ”か
ら“Ｌ′°に移るとき、ＮＯＲゲート１２の出力が“′
Ｌ′′から“Ｈ′に変わり、ＮＯＲゲート１５の出力信
号Ｑが７１　Ｌ　１１に確定する。

従ってクロック信号ＣＫに同期した出力信号Ｑ及び逆相
出力信号回が出力端子３．４から出力される。

（発明が解決しようとする課題）しかしながら、上記構成のＦＦ回路では、次のような課
題があった。

（１）　第２図の回路では、クリチカルパス（最長径路
）が６段と長く、さらにそのクリチカルバス上の平均の
ファンアウト数（一つのゲートの出力端に接続しうる最
大の並列負荷の数）が２．０と多いため、ＦＦ回路の動
作速度が遅くなる。

（２）　６個のＮＯＲゲート１１〜１６を用いて構成さ
れているため、ＩＦＦ回路当りのチップ面積が大きく、
消費電力が大きくなるので、高密度集積化に適さない。

本発明は前記従来技術が持っていた課題として、動作速
度が遅い点と、高密度集積化に適さないという点につい
て解決したマスタスレーブ型のＦＦ回路を提供するもの
である。

（課題を解決するための手段）本発明は前記課題を解決するなめに、クロック信号に同
期した信号を出力するマスタスレーブ型ＦＦ回路におい
て、第１．第２の入力端子にそれぞれ接続されクロック
信号によりオン。オフ動作する第１．第２のトランスフ
ァゲートと、前記第１、第２のトランスファゲートにそ
れぞれ順方向に直列接続された第１．第２のインバータ
と、前記第１．第２のインバータの入出力側間にたすき
接続され前記クロック信号に対して逆相の逆相クロック
信号によりオン。オフ動作する第３．第４のトランスフ
ァゲートと、前記第１．第２のインバータの出力側にそ
れぞれ接続され前記逆相クロック信号によりオン、オフ
動作する第５．第６のトランスファゲートと、前記第５
．第６のトランスファゲートと第１．第２の出力端子と
の間にそれぞれ順方向に直列接続された第３．第４のイ
ンバータと、前記第３．第４のインバータの入出力側間
にたすき接続され前記クロック信号によりオン。オフ動
作する第７．８のトランスフアゲ−１〜とを備えたもの
である。

（作用）本発明によれば、以上のようにマスタスレーブ型のＦＦ
回路を構成しなので、第１．第２のトランスファゲート
は、データを入力し、第１．第２のインバータ及び第３
．第４のトランスファゲートは、マスク部を構成して入
力データをラッチする。第５．第６のトランスファゲー
トは、マスク部のデータを後段へ転送し、第３．第４の
インバータ及び第７．第８のトランスファゲートはスレ
ーブ部を構成してマスク部からのデータをラッチするよ
うに働く。これにより、クロック信号に同期した信号が
得られる。従って前記課題を解決できるのである。

（実施例）第１図は本発明の実施例を示すマイクスレーブ型ＦＦ回
路の回路図である。

このマスタスレーブ型ＦＦ回路は、データＤ用の入力端
子２０、逆相データＵ用の入力端子２１゜出力信号Ｑ用
の出力端子２２、及び逆相出力信号同用の出力端子２３
を有し、その入出力端子２０〜２３間に、スイッチング
素子である第１．第２のトランスファゲート３１．３２
、マスタ部１００、スイッチング素子である第５．第６
のトランスファゲート３５．３６、及びスレーブ部２０
０が接続されている。

クロック信号ＣＫによりオン。オフ動作する第１、第２
のトランスファゲート３１．３２は、各入力端子２０．
２１にそれぞれ接続されている。

マスク部１００は、第１．第２のインバータ４１゜４２
、及び逆相クロック信号■によりオン。オフ動作する第
３．第４のトランスファゲート３３゜３４を備えている
。第１．第２のインバータ４１゜４２は第１．第２のト
ランスファゲート３１゜３２にそれぞれ順方向に接続さ
れ、その第１、第２のインバータ４１．４２の入出力側
間に、第３゜第４のトランスファゲート３．３．３４が
たすき接続されている。第１．第２のインバータ４１．
４２の出力側には、逆相クロック信号ｆｆによりオン。

オフ動作する第５．第６のトランスファゲート３５，３
６を介してスレーブ部２００が接続されている。スレー
ブ部２００は、第３．第４のインバータ４３，４４、及
びクロック信号ＣＫによりオン、オフ動作する第７．第
８のトランスファゲート３７．３８を備えている。第５
．第６のトランスファゲート３５．３６は、第３．第４
のインバータ４３．４４を介して出力端子２２．２３に
それぞれ接続され、その第３．第４のインバータ４３．
４４の入出力側間に、第７．第８のトランスファゲート
３７．３８がたすき接続されている。

トランスファゲート３１〜３８は、クロック信号ＣＫま
たは逆相クロック信号でＫが“°Ｈ゛の時にオンし、Ｌ
′の時にオフする素子であり、例えばＧａＡｓ等を用い
たＭＥＳＦＥＴで構成されている。また、インバータ４
１〜４４は、例えばノーマリオン型ＭＥＳＦＥＴ及びノ
ーマリオフ型ＭＥＳＦＥＴで構成されている。

第３図は第１図のタイミングチャートであり、この図を
参照しつつ第１図の動作を説明する。

第１図のマスタスレーブ型ＦＦ回路は、クロック信号Ｃ
Ｋの“Ｌ”から“Ｈ”への立上がりにより、第１．第２
のトランスファゲート３１，３２がオンし、データＤ及
び逆相データ百をマスク部１００に取込む。次に、クロ
ック信号ＣＫが“Ｈ７ｌから“Ｌ′°へ立下がると、第
５．第６のトランスファゲート３５．３６がオンし、マ
スク部１００からスレーブ部２００ヘデータが転送され
、そのデータが出力信号Ｑ及び逆相出力信号互の形で出
力端子２２．２３から出力される。これらの動作を以下
、具体的に説明する。

時刻を−こクロック信号ＣＫがＬｔ＋からＨ″に立上が
ると、第１．第２のトランスファゲート３１．３２がオ
ン、第３．第４のトランスファゲートがオフし、データ
Ｄ及び逆相データ百が第１゜第２のトランスファゲート
３１．３２を通してマスタ部１００内に入力される。

時刻ｔｌにクロック信号ＣＫが“°Ｈ′°から“°Ｌ′
。

へ立下がると、第３．第４．第５．第６のトランスファ
ゲート３３，３４．３５．３６がオン、第１、第２．第
７．第８のトランスファゲート３１゜３２．３７．３８
がオフする。すると、マスク部１００においては、時刻
１１時のデータＤ及び逆相データ百がラッチされ、それ
が同時に、第５゜第６のトランスファゲート３５．３６
を通してスレーブ部２００へ出力されるので、第３のイ
ンバータ４３の入力側、及び出力端子２３には時刻ｔ６
時の逆相データ百が現われ、さらに第４のインバータ４
４の入力側、及び出力端子２２には時刻ｔ６時のデータ
Ｄが現われる。

本実施例のＦＦ回路では、次のような利点を有している
。

（ａ）　　クロック信号ＣＫによりトランスファゲート
３１〜３８がオン、オフ動作することで、常に１個のイ
ンバータ、例えば４１の出力のみが１個のインバータ４
３の入力に接続されるため、出力信号Ｑ及び反転出力信
号同が不安定状態にならずに、安定した動作が可能にな
る。

（ｂ）　　従来のＦＦ回路に比べ、クリチカルバスがイ
ンバータ４１．４３または４２．４４の２段、ファンイ
ン数（論理ゲートにおいて一つのゲートに接続しうる最
大の入力の数）が１、及びファンアウト数が１と少なく
なるため、ＦＦ回路の動作速度が速くなる。

（ｃ）　　ＦＦ回路の構成素子が少なくなったため、Ｉ
ＦＦ回路当りのチップ面積が小さくなり、消費電力も少
なくなるので、高密度集積化が容易になる。

なお、本発明は図示の実施例に限定されず、トランスフ
ァゲート３１〜３８及びインバータ４１〜４４をＭＯＳ
トランジスタやバイポーラトランジスタ等の他の素子で
構成したり、第１図の回路に他の素子を付加する等、種
々の変形が可能である。

（発明の効果）以上詳細に説明したように、本発明によれば、ＦＦ回路
を少なくとも８個のトランスファゲート及び４個のイン
バータで構成したので、クリチカルパス、ファンイン数
及びファンアウト数が少なくなり、動作速度が向上する
。さらに、構成素子数が少ないので、ＩＦＦ回路当りの
チップ面積が小さく、消費電力も少ないので、高密度集
積化が容易になる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＦＦ回路の回路図、第２
図は従来のＦＦ回路の回路図、第３図は第１図のタイミ
ングチャートである。２０．２１・・・・・・入力端子、２２．２３・・・・
・・出力端子、３１〜３８・・・・・・第１〜第８のト
ランスファゲート、４１〜４４・・・・・・第１〜第４
のインバータ、ＣＫ・・・・・・クロック信号、■・・
・・・・逆相クロック信号、Ｄ・・・・・・データ、■
・・・・・・逆相データ、Ｑ・・・・・・出力信号、互
・・・・・・逆相出力信号。

Claims

【特許請求の範囲】第１、第２の入力端子にそれぞれ接続されクロック信号
によりオン、オフ動作する第１、第２のトランスファゲ
ートと、前記第１、第２のトランスファゲートにそれぞれ順方向
に直列接続された第１、第２のインバータと、前記第１、第２のインバータの入出力側間にたすき接続
され前記クロック信号に対して逆相の逆相クロック信号
によりオン、オフ動作する第３、第４のトランスファゲ
ートと、前記第１、第２のインバータの出力側にそれぞれ接続さ
れ前記逆相クロック信号によりオン、オフ動作する第５
、第６のトランスファゲートと、前記第５、第６のトラ
ンスファゲートと第１、第２の出力端子との間にそれぞ
れ順方向に直列接続された第３、第４のインバータと、前記第３、第４のインバータの入出力側間にたすき接続
され前記クロック信号によりオン、オフ動作する第７、
８のトランスファゲートとを備えたことを特徴とするフ
リップフロップ回路。