JP2619012B2 - トランスミッションゲート型フリップフロップ - Google Patents
トランスミッションゲート型フリップフロップInfo
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- JP2619012B2 JP2619012B2 JP63234170A JP23417088A JP2619012B2 JP 2619012 B2 JP2619012 B2 JP 2619012B2 JP 63234170 A JP63234170 A JP 63234170A JP 23417088 A JP23417088 A JP 23417088A JP 2619012 B2 JP2619012 B2 JP 2619012B2
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- Japan
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- flop
- transmission gate
- clock
- flip
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Description
【発明の詳細な説明】 〔概要〕 トランスミッションゲート型のマスタ・スレーブＤフ
リップフロップに関し、 相補出力の変化の遅延差をなくすことを目的とし、 データバッファ（１），マスターフリップフロップ
（２）,2つのスレーブラッチ（3,4）とクロックバッフ
ァ（５）を有するトランスミッションゲート型フリップ
フロップであって、該マスターフリップフロップ（２）
内の入力データ（Ｄ）と同データ（ｑ）と、その反転デ
ータ（xq）をそれぞれのラッチ回路（3,4）で出力する
様に構成した。
リップフロップに関し、 相補出力の変化の遅延差をなくすことを目的とし、 データバッファ（１），マスターフリップフロップ
（２）,2つのスレーブラッチ（3,4）とクロックバッフ
ァ（５）を有するトランスミッションゲート型フリップ
フロップであって、該マスターフリップフロップ（２）
内の入力データ（Ｄ）と同データ（ｑ）と、その反転デ
ータ（xq）をそれぞれのラッチ回路（3,4）で出力する
様に構成した。
本発明は、トランスミッション型フリップフロップに
関する。
関する。
半導体装置の高速化に伴い、 信号の伝搬遅延差が問題となっているその為、相補出
力の遅延差（Skew）の無い論理素子が必要となる。
力の遅延差（Skew）の無い論理素子が必要となる。
第２図に従来のトランスミッションゲートタイプのマ
スター・スレーブＤフリップフロップの回路図を示す。
第３図は従来例の動作波形図である。CMOSトランスミッ
ションゲート7,10,インバータ8,9はマスターフリップフ
ロップを構成し、CMOSトランスミッションゲート11,14,
インバータ12,13,15,16はスレーブフリップフロップを
構成している。各トランスミッションゲート7,10,11と1
4はクロックCK,反転クロックXCKによって開閉する。ト
ランスミッションゲート７と14に対し、トランスミッシ
ョンゲート10と11は相補的に動作する。出力データのＱ
とXQはスレーブ側で二つに分けられる。
スター・スレーブＤフリップフロップの回路図を示す。
第３図は従来例の動作波形図である。CMOSトランスミッ
ションゲート7,10,インバータ8,9はマスターフリップフ
ロップを構成し、CMOSトランスミッションゲート11,14,
インバータ12,13,15,16はスレーブフリップフロップを
構成している。各トランスミッションゲート7,10,11と1
4はクロックCK,反転クロックXCKによって開閉する。ト
ランスミッションゲート７と14に対し、トランスミッシ
ョンゲート10と11は相補的に動作する。出力データのＱ
とXQはスレーブ側で二つに分けられる。
従って出力データのＱとQXはトランスミッションゲー
ト（11）から各出力端子までのゲート段数が異なってい
る為、クロックCkに対する出力Q,XQの変化に第３図に示
す如く遅延差が生じていた。
ト（11）から各出力端子までのゲート段数が異なってい
る為、クロックCkに対する出力Q,XQの変化に第３図に示
す如く遅延差が生じていた。
本発明は、この遅延差を無すことを課題とする。
第１図は本発明の原理図である。
図中、１はデータバッファ、２はマスターフリップフ
ロップ、3,4はスレーブラッチ、５はクロックバッフ
ァ、CKはクロック、XCKは反転クロックである。
ロップ、3,4はスレーブラッチ、５はクロックバッフ
ァ、CKはクロック、XCKは反転クロックである。
前記の課題は、クロックバッファ（５）から出力され
るクロック信号（CK）に同期してオンする第１のトラン
スミッションゲート（24）を備え、マスターフリップフ
ロップ（２）にラッチされた第１のデータ（ｑ）を該第
１のトランスミッションゲート（24）から入力するとと
もに外部へ出力する第１のスレーブラッチ（３）と、 前記クロック信号（CK）に同期して前記第１のトラン
スミッションゲート（24）と同時にオンする第２のトラ
ンスミッションゲート（28）を備え、前記第１のデータ
（ｑ）を反転して前記マスターフリップフロップ（２）
にラッチされた第２のデータ（×ｑ）を該第２のトラン
スミッションゲート（28）から入力するとともに外部へ
出力する第２のスレーブラッチ（４）と を有することを特徴とするトランスミッションゲート
型フリップフロップによって解決される。
るクロック信号（CK）に同期してオンする第１のトラン
スミッションゲート（24）を備え、マスターフリップフ
ロップ（２）にラッチされた第１のデータ（ｑ）を該第
１のトランスミッションゲート（24）から入力するとと
もに外部へ出力する第１のスレーブラッチ（３）と、 前記クロック信号（CK）に同期して前記第１のトラン
スミッションゲート（24）と同時にオンする第２のトラ
ンスミッションゲート（28）を備え、前記第１のデータ
（ｑ）を反転して前記マスターフリップフロップ（２）
にラッチされた第２のデータ（×ｑ）を該第２のトラン
スミッションゲート（28）から入力するとともに外部へ
出力する第２のスレーブラッチ（４）と を有することを特徴とするトランスミッションゲート
型フリップフロップによって解決される。
即ち、本発明に於いてはマスターフリップフロップ
（２）にて入力データ（Ｄ）に対する同データ（ｑ）と
反転データ（xq）に分離し、それぞれのスレーブラッチ
（3,4）を設ける。従ってクロックCKが“L"の期間はマ
スターフリップフロップ（２）はロード状態であり、出
力ｑとxqのデータが書き変わり“出力待ち”となる。ク
ロックCKが“H"になると、スレーブラッチ（3,4）がロ
ード状態となりｑとxqのデータが同時にQ,XQに出力され
る。
（２）にて入力データ（Ｄ）に対する同データ（ｑ）と
反転データ（xq）に分離し、それぞれのスレーブラッチ
（3,4）を設ける。従ってクロックCKが“L"の期間はマ
スターフリップフロップ（２）はロード状態であり、出
力ｑとxqのデータが書き変わり“出力待ち”となる。ク
ロックCKが“H"になると、スレーブラッチ（3,4）がロ
ード状態となりｑとxqのデータが同時にQ,XQに出力され
る。
第４図は、本発明の一実施例の回路図である。図中、
インバータ19はデータバッファであり、CMOSトランスミ
ッションゲート20,23及びインバータ21,22がマスターフ
リップフロップを構成する。そして、CMOSトランスミッ
ションゲート24,26,30及びインバータ25,27,29が第１の
スレーブラッチを構成し、CMOSトランスミッションゲー
ト26,28,30及びインバータ25,29,31が第２のスレーブラ
ッチを構成する。また、インバータ32,33がクロックバ
ッファを構成している。
インバータ19はデータバッファであり、CMOSトランスミ
ッションゲート20,23及びインバータ21,22がマスターフ
リップフロップを構成する。そして、CMOSトランスミッ
ションゲート24,26,30及びインバータ25,27,29が第１の
スレーブラッチを構成し、CMOSトランスミッションゲー
ト26,28,30及びインバータ25,29,31が第２のスレーブラ
ッチを構成する。また、インバータ32,33がクロックバ
ッファを構成している。
このように、第１のスレーブラッチと第２のスレーブ
ラッチに、CMOSトランスミッションゲート26,30及びイ
ンバータ25,29を共用させているのは、使用素子数を節
約するためである。
ラッチに、CMOSトランスミッションゲート26,30及びイ
ンバータ25,29を共用させているのは、使用素子数を節
約するためである。
第４図の実施例は次の様に動作する。（第５図参照） クロックCKが“L"の期間ではトランスミッションゲー
ト20,26と30はオン、トランスミッションゲート23,24と
28はオフである。この期間にＤ端子に入力されたデータ
はインバータ19とトランスミッションゲート20を経てマ
スターフリップフロップにロードされ、ｑ及びxqのデー
タが出力待ちとなる。スレーブラッチではマスターフリ
ップフロップからの回線は断たれ、帰還回路からのデー
タによってクロックCKが“H"であった時のデータをホー
ルドし出力している。
ト20,26と30はオン、トランスミッションゲート23,24と
28はオフである。この期間にＤ端子に入力されたデータ
はインバータ19とトランスミッションゲート20を経てマ
スターフリップフロップにロードされ、ｑ及びxqのデー
タが出力待ちとなる。スレーブラッチではマスターフリ
ップフロップからの回線は断たれ、帰還回路からのデー
タによってクロックCKが“H"であった時のデータをホー
ルドし出力している。
クロックCKが“H"の期間ではトランスミッションゲー
ト20,26と30はオフ、トランスミッションゲート23,24と
28はオンである。マスターフリップフロップはデータバ
ッファからの回線は断たれホールド状態になり、それぞ
れのスレーブラッチにデータを送る。スレーブラッチで
は帰還回線が断たれマスターフリップフロップよりロー
ドしたデータを出力する。
ト20,26と30はオフ、トランスミッションゲート23,24と
28はオンである。マスターフリップフロップはデータバ
ッファからの回線は断たれホールド状態になり、それぞ
れのスレーブラッチにデータを送る。スレーブラッチで
は帰還回線が断たれマスターフリップフロップよりロー
ドしたデータを出力する。
第６図は、本発明の他の実施例の回路図であり、ラッ
チの帰還回路にトランスミッションゲートを使用しない
場合である。図中、インバータ19はデータバッファであ
り、CMOSトランスミッションゲート20及びインバータ2
1,22がマスターフリップフロップを構成する。そして、
CMOSトランスミッションゲート39及びインバータ40,41,
42が第１のスレーブラッチを構成し、CMOSトランスミッ
ションゲート43及びインバータ44,45,46が第２のスレー
ブラッチを構成する。また、インバータ32,33がクロッ
クバッファを構成している。
チの帰還回路にトランスミッションゲートを使用しない
場合である。図中、インバータ19はデータバッファであ
り、CMOSトランスミッションゲート20及びインバータ2
1,22がマスターフリップフロップを構成する。そして、
CMOSトランスミッションゲート39及びインバータ40,41,
42が第１のスレーブラッチを構成し、CMOSトランスミッ
ションゲート43及びインバータ44,45,46が第２のスレー
ブラッチを構成する。また、インバータ32,33がクロッ
クバッファを構成している。
なお、＊を付けたインバータ41,45は、他のインバー
タよりも小さいトランジスタで形成されており、出力ド
ライブ能力が小さくなっている。
タよりも小さいトランジスタで形成されており、出力ド
ライブ能力が小さくなっている。
本実施例でも、第４図と同様、クロックCKが“L"の期
間では、トランスミッションゲート39及び43がオフであ
り、データｑ及び×ｑが出力待ちとなる。クロックCKが
“H"になると、トランスミッションゲート39及び43がオ
ンとなり、第１のスレーブラッチのラッチ部40,41,42
は、データｑを入力するとともにこれをデータＱとして
出力する。これと同時に、第２のスレーブラッチのラッ
チ部44,45,46は、データ×ｑを入力するとともにこれを
データ×Ｑとして出力する。従って、出力Ｑと×Ｑとの
間に遅延差は生じない。
間では、トランスミッションゲート39及び43がオフであ
り、データｑ及び×ｑが出力待ちとなる。クロックCKが
“H"になると、トランスミッションゲート39及び43がオ
ンとなり、第１のスレーブラッチのラッチ部40,41,42
は、データｑを入力するとともにこれをデータＱとして
出力する。これと同時に、第２のスレーブラッチのラッ
チ部44,45,46は、データ×ｑを入力するとともにこれを
データ×Ｑとして出力する。従って、出力Ｑと×Ｑとの
間に遅延差は生じない。
以上説明した様に本発明によれば、フリップフロップ
のＱとXQの出力の伝搬遅延差をなくし、この回路の後段
に接続される論理設計を簡単に行うことが出来る。
のＱとXQの出力の伝搬遅延差をなくし、この回路の後段
に接続される論理設計を簡単に行うことが出来る。
第１図は本発明の原理図、第２図は従来例の回路図、第
３図は従来例の動作波形図、第４図は本発明の一実施例
の回路図、第５図は本発明の一実施例の動作波形図、第
６図は本発明の他の実施例の回路図である。 １……データバッファ、２……マスターフリップフロッ
プ、3,4……スレーブラッチ、５……クロックバッフ
ァ。
３図は従来例の動作波形図、第４図は本発明の一実施例
の回路図、第５図は本発明の一実施例の動作波形図、第
６図は本発明の他の実施例の回路図である。 １……データバッファ、２……マスターフリップフロッ
プ、3,4……スレーブラッチ、５……クロックバッフ
ァ。
Claims (1)
- 【請求項１】クロックバッファ（５）から出力されるク
ロック信号（CK）に同期してオンする第１のトランスミ
ッションゲート（24）を備え、マスターフリップフロッ
プ（２）にラッチされた第１のデータ（ｑ）を該第１の
トランスミッションゲート（24）から入力するとともに
外部へ出力する第１のスレーブラッチ（３）と、 前記クロック信号（CK）に同期して前記第１のトランス
ミッションゲート（24）と同時にオンする第２のトラン
スミッションゲート（28）を備え、前記第１のデータ
（ｑ）を反転して前記マスターフリップフロップ（２）
にラッチされた第２のデータ（×ｑ）を該第２のトラン
スミッションゲート（28）から入力するとともに外部へ
出力する第２のスレーブラッチ（４）と を有することを特徴とするトランスミッションゲート型
フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234170A JP2619012B2 (ja) | 1988-09-19 | 1988-09-19 | トランスミッションゲート型フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234170A JP2619012B2 (ja) | 1988-09-19 | 1988-09-19 | トランスミッションゲート型フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282711A JPH0282711A (ja) | 1990-03-23 |
| JP2619012B2 true JP2619012B2 (ja) | 1997-06-11 |
Family
ID=16966762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234170A Expired - Fee Related JP2619012B2 (ja) | 1988-09-19 | 1988-09-19 | トランスミッションゲート型フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619012B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253367A (ja) * | 1991-01-29 | 1992-09-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5656962A (en) * | 1994-11-30 | 1997-08-12 | Intel Corporation | Master-slave flip-flop circuit with bypass |
| US11336271B2 (en) | 2018-10-16 | 2022-05-17 | Sony Semiconductor Solutions Corporation | Data holding circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106218A (en) * | 1980-12-23 | 1982-07-02 | Fujitsu Ltd | Cmos type dff circuit |
| JPS58168320A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | フリツプフロツプ回路 |
| JPS6179318A (ja) * | 1984-09-27 | 1986-04-22 | Fujitsu Ltd | フリツプフロツプ回路 |
-
1988
- 1988-09-19 JP JP63234170A patent/JP2619012B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0282711A (ja) | 1990-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |